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    • 专利摘要:
    本發明係一種半導體集體電路，其課題係減輕保護元件與保護環領域間之弱點被破壞之危險性者。解決手段，係半導體積體電路係為形成靜電保護電路之保護元件Mn2，具備經由第1導電型之半導體領域P-Well、和第2導電型之第1不純物領域N、和第1導電型之第2不純物領域P所形成之保護環Grd_Rng。第1不純物領域N係做為具有長邊與短邊之長方形之平面構造，形成於半導體領域之內部。保護環係包圍第1不純物領域N之周邊，形成於半導體領域之內部。於第1不純物領域N之長方形之平面構造之短邊，形成弱點Wk_SP。與長方形之長邊對向之保護環之第1部分中，形成複數之電性接點。與形成於長方形之短邊之弱點對向之保護環之第2部分中，省略形成複數之電性接點。
    公开号:TW201320294A
    申请号:TW101122772
    申请日:2012-06-26
    公开日:2013-05-16
    发明作者:Akihiko Yoshioka
    申请人:Renesas Electronics Corp；
    IPC主号:H01L27-00
    专利说明:
    半導體積體電路
    本發明係有關具備靜電保護電路之半導體積體電路，尤其有關在減輕存在於構成靜電保護電路之保護元件與形成於保護元件之周邊的保護環領域間之PN接合部之脆弱部分(弱點)被破壞之危險性時，為有效之技術者。
    以往以來，為使半導體積體電路從靜電放電(ESD：Electrostatic Discharge)所造成之破壞加以保護，半導體積體電路係具備有靜電保護電路(ESD保護電路)。
    另一方面，半導體積體電路係對於經由高速化之電晶體之微細化，內部電路之電源電壓被低電壓化而言，為了與半導體積體電路外部比較為高之電壓位準之輸出入信號之輸出入的輸出入電路(I/O電路)中，供給有較高之電源電壓。又，對於以微細化電晶體構成之數位邏輯電路之內部電路中，供給較低之電源電壓而言，類比/數位變換器或數位/類比變換器等之類比電路中，則供給較高之電源電壓。
    於下述專利文獻1中，記載有做為ESD保護電路，使用二極體基礎保護電路與MOS基礎保護電路。
    二極體基礎保護電路係包含阻抗與第1二極體與第2二極體，阻抗係連接於輸入墊片與CMOS輸入段之輸入端子間，第1二極體之陽極與陰極係各別連接於接地電位Vss、與CMOS輸入段之輸入端子，第2二極體之陽極係各別連接於CMOS輸入段之輸入端子與電源電壓Vdd。CMOS輸入段之P通道MOS電晶體之閘極與N通道MOS電晶體之閘極係共通連接於CMOS輸入段之輸入端子。
    MOS基礎保護電路係包含N通道MOS電晶體與P通道MOS電晶體與阻抗，N通道MOS電晶體之源極與閘極係連接於接地電位Vss，N通道MOS電晶體之汲極與P通道MOS電晶體之汲極係連接於輸入墊片，P通道MOS電晶體之源極與閘極係連接於電源電壓Vdd。又，CMOS輸入段之P通道MOS電晶體之閘極與N通道MOS電晶體之閘極係於CMOS輸入段之輸入端子，隔著阻抗，共通地加以連接。
    更且，於下述專利文獻1中，記載有為改善在於裝置之寬度下電流之擴散，矽化物區塊則使用做為增加寄生阻抗者。又，更且，於下述專利文獻1中，記載有做為為了模擬測試ESD保護電路之有效性之ESD事象的模型，存在有人體放電模型(HBM)與機械放電模型(MM)與元件充電模型(CDM)之3種。
    下述專利文獻2中，記載有為抑制經由保護環形成之寄生雙極元件之動作，將成為集極接點之複數接點，挾著P型保護環，形成於從與成為射極接點之複數之接點對向之領域脫離之N型保護環上之領域。結果，寄生雙極元件之基礎領域則擴散，寄生雙極元件之增益則減少，使得寄生雙極元件成為難以動作之狀態。 〔先前技術文獻〕 〔專利文獻〕
    〔專利文獻1〕美國專利公開第2005/0045952A1號說明書
    〔專利文獻2〕日本特開2008-177246號公報
    本發明人係在本發明之前，從事經由微細化半導體製程所製造半導體積體電路之ESD保護電路之ESD耐久量之改善者。
    圖1係在本發明之前，顯示具備本發明人所檢討之靜電保護電路(ESD保護電路)之半導體積體電路之構成圖。(半導體積體電路之構成)
    圖1所示半導體積體電路1係包含輸出端子10、和靜電保護電路13、和輸出緩衝器14、和電源間箝位電路15、電源保護電路16、和電源端子11、和接地端子12。然而，阻抗r1、r2、r3、r4係配線阻抗。《輸出緩衝器》
    輸出緩衝器14係包含直列連接於電源端子11與接地端子12之間的P通道MOS電晶體Mp1與N通道MOS電晶體Mn1，P通道MOS電晶體Mp1之汲極與N通道MOS電晶體Mn1之汲極之驅動輸出信號係隔著靜電保護電路13，供給至輸出端子10。《靜電保護電路》
    靜電保護電路13係防止成為靜電破壞之原因之突波電壓，在施加於輸出端子10之時，輸出緩衝器14之P通道MOS電晶體Mp1與N通道MOS電晶體Mn1被破壞者。靜電保護電路13係包含第1二極體D1與第2二極體D2與阻抗R1，第1二極體D1之陽極與第2二極體D2之陰極係連接於輸出端子10，第1二極體D1之陰極係連接於電源端子11，第2二極體D2之陽極係連接於接地端子12。更且，第1二極體D1之陽極與第2二極體D2之陰極係隔著阻抗R1，連接於輸出緩衝器14之P通道MOS電晶體Mp1之汲極與N通道MOS電晶體Mn1之汲極。《電源間箝位電路》
    電源間箝位電路15係包含N通道MOS電晶體Mn2與阻抗R2與二極體D4，N通道MOS電晶體Mn2之汲極與源極係各別連接於電源端子11與接地端子12，N通道MOS電晶體Mn2之閘極與源極間，並列連接有阻抗R2與二極體D4。《電源保護電路》
    電源保護電路16係包含第3二極體D3，第3二極體D3之陰極與陽極係各別連接於電源端子11與接地端子12。於圖1所示半導體積體電路1之接地端子12，供給接地電位Vss之狀態下，於電源端子11施加負電壓突波脈衝電壓時，第3二極體D3成為順方向，經由流有突波放電電流，消耗負電壓突波脈衝電壓之能量，而可防止輸出緩衝器14之P通道MOS電晶體Mp1與N通道MOS電晶體Mn1被破壞。《負電壓突波電壓》
    如圖1所示，將接地端子12做為基準端子(供給接地電壓GND=0V之狀態)，將負電壓突波脈衝電壓N_Pls，施加於輸出端子10之ESD試驗時(電源端子11係開啟狀態)、於靜電保護電路13之第2二極體D2成為順方向之第1路徑pass1，流有突波放電電流。另一方面，於靜電保護電路13之第1二極體D1成為逆方向之第2路徑pass2，不會流有突波放電電流。經由在於第1路徑pass1，流有突波放電電流，消耗負電壓突波脈衝電壓N_Pls之能量，可防止輸出緩衝器14之P通道MOS電晶體Mp1與N通道MOS電晶體Mn1被破壞者。《正電壓突波電壓》
    圖2係與圖1相同地，說明將半導體積體電路1之接地端子12做為基準端子(供給接地電壓GND=0V之狀態)，將正電壓突波脈衝電壓P_Pls施加於輸出端子10之ESD試驗時(電源端子11係開啟狀態)之放電動作之圖。
    如圖2所示，於接地端子12供給接地電位Vss之狀態下，正電壓突波脈衝電壓P_Pls施加於輸出端子10時，靜電保護電路13之第1二極體D1則成為順方向。此時，電源間箝位電路15不連接於電源端子11與接地端子12間時，於輸出緩衝器14之P通道MOS電晶體Mp1與N通道MOS電晶體Mn1，流有寄生雙極電晶體之大電流，輸出緩衝器14有被破壞之危險性。
    因此，為防止此輸出緩衝器14之破壞，於電源端子11與接地端子12間，連接有電源間箝位電路15。電源間箝位電路15之N通道MOS電晶體Mn2之元件尺寸係設定在較輸出緩衝器14之P通道MOS電晶體Mp1與N通道MOS電晶體Mn1之元件尺寸明顯為大之值。結果，電源間箝位電路15之N通道MOS電晶體Mn2則以極低阻抗，流有寄生雙極電晶體之大電流，而形成第3路徑pass3。結果，消耗正電壓突波脈衝電壓P_Pls之能量，可防止輸出緩衝器14之P通道MOS電晶體Mp1與N通道MOS電晶體Mn1被破壞。《問題點》
    如上所述，電源間箝位電路15係具有做為ESD突波之放電時之電源間之旁路元件之重要機能。但是，電源間箝位電路15係具有配置關連性之限制特性之同時，有著元件尺寸太大之問題。即，ESD突波之放電係在低阻抗之路徑上產生之故，電源間箝位電路15本身則設計做為低阻抗之元件。但是，電源間箝位電路15之配置場所不適當之時，再加上電源配線阻抗等之寄生性之要素，由外部端子所見之電源間箝位電路15之總合阻抗會變大，非意圖之其他元件會先行成為開啟，而可能使突波放電。在如此被微細化之內部電路的情形下，會產生元件之破壞。因此，電源間箝位電路15要發揮保護箝位元件之機能，需將電路15配置於適切之處所。又，依情形而定，為避免寄生要因所造成之阻抗之增加，有著需配置複數之電源間箝位電路15之情形。結果，經由電源間箝位電路15之配置，無法避免對於半導體晶片面積之影響。
    如此，電源間箝位電路15雖做為ESD保護電路非常有效，但需考量到對於晶片面積之影響。又，經由其他之電路區塊之配置或電源配線之配置等之佈局限制，電源間箝位電路15之配置本身會有困難的情形。
    圖3係顯示在圖1所說明之半導體積體電路1中，未配置電源間箝位電路15之情形之圖。
    如圖3所示，將電源端子11做為基準端子(供給接地電壓GND=0V之狀態)，將負電壓突波脈衝電壓N_Pls，施加於輸出端子10之ESD試驗時(接地端子12係開啟狀態)、輸出緩衝器14成為電源間之旁路元件，而形成第4路徑pass4。
    圖4係顯示於圖2所說明之半導體積體電路1中，電源間箝位電路15之配置位置遠離於輸出端子10之故，寄生配線阻抗r3、r4變大之情形(從外部端子所視電路15之總合性阻抗為大)圖。
    如圖4所示，將接地端子12做為基準端子(供給接地電壓GND=0V之狀態)，將正電壓突波脈衝電壓P_Pls，施加於輸出端子10之ESD試驗時(電源端子11係開啟狀態)、輸出緩衝器14成為電源間之旁路元件，而形成第5路徑pass5。
    圖3與圖4之時，替代電源間箝位電路15，輸出緩衝器14成為旁路元件而進行放電，輸出緩衝器14之P通道元件Mp1之PNP寄生雙極電晶體與N通道元件Mn1之NPN寄生雙極電晶體則以2階段加以開啟。為此，直到電源間之旁路元件動作之動作開始時間，則較電源間箝位電路15時之動作開始時間(N通道元件Mn2之NPN寄生雙極電晶體之1段之開啟時間)為慢。
    圖5係顯示在圖3所示半導體積體電路1之靜電保護電路13之剖面構造及放電路徑例圖。
    如圖5所示，靜電保護電路13之第1二極體D1與第2二極體D2係鄰接加以對面配置。如上所述，直到輸出緩衝器14所成電源間之旁路元件動作之動作開始時間變慢之時，施加逆偏壓之第1二極體D1之P型不純物層與N型井領域N-Well間之PN接合部則成為脆弱之弱點(Wk_Sp1)，接合破壞之危險性則變高。又，同樣地，施加逆偏壓之二極體D1之N型井領域N-Well與第2二極體D2之P型井領域P-Well間之PN接合部(寄生二極體D4)亦成為脆弱之弱點(Wk_Sp2)，接合破壞之危險性則變高。例如，寄生二極體D4前行中斷時，如圖5(A)所示，於第1二極體D1與第二極體D2間，形成突波放電電流I流動之放電路徑。於此時，寄生二極體D4之周邊之PN接合部則會產生元件破壞。於PN接合部中，為了即使逆偏壓所成負荷變大，不使破壞承受量變小，將形成於寄生二極體D4之P型井領域P-Well與N型井領域N-Well間之PN接合部之斜線網所示之絕緣分離層Iso之各寬度變大，是為一般之對策方法。但是，在方法中，單純地使寄生二極體D4之元件尺寸變大，無法避免對於晶片面積之影響，元件尺寸之縮小化則變成課題。
    另一方面，對於電源箝位電路15，亦如上所述，電源箝位電路15之配置本身，對於晶片尺寸而言，有著無法忽視程度之影響之故，同樣地，元件尺寸之縮小化則變成課題。《靜電保護電路13之元件尺寸縮小檢討》
    圖9係說明含於在圖5所示半導體積體電路1之靜電保護電路13的第1二極體D1之半導體裝置之構造圖。
    圖9(A)係第1二極體D1之平面構造，圖9(B)係沿圖9(A)之平面構造之切斷線X-X'的剖面構造，圖9(C)係沿圖9(A)之平面構造之切斷線Y-Y'的剖面構造。圖9(B)與圖9(C)之剖面構造所示，在形成於P型基板Psub上之N型井領域N-Well，形成成為第1二極體D1之陽極的P型不純物領域。於成為第1二極體D1之陽極之P型不純物領域之周圍，斜線網所示之絕緣分離層Iso則形成呈環型平面形狀。於環型平面形狀之周圍，成為第1二極體D1之陽極之N型不純物領域則形成呈環型平面形狀。更且，於成為環型平面形狀之第1二極體D1之陰極之N型不純物領域之周圍，斜線網所示之絕緣分離層Iso則形成呈環型平面形狀。
    如圖5(A)與圖5(B)所示，成為第1二極體D1之陽極之中央部分之P型不純物領域係隔著複數之接點，連接於輸出端子10之電極OUT。成為第1二極體D1之陽極之環形平面形狀之N型不純物領域係隔著上部之第1接點Om_Cont1與右側之第2接點Om_Cont2與下部之第3接點Om_Cont3與左側之第4接點Om_Cont4，連接於電源端子11之高電壓端子VH。又，第1接點Om_Cont1與第2接點Om_Cont2與第3接點Om_Cont3與第4接點Om_Cont4之各接點係具有複數之接點。
    成為第2二極體D2之陽極之中央部分之N型不純物領域係隔著複數之接點，連接於輸出端子10之電極OUT。成為第2二極體D2之陽極之環形平面形狀之P型不純物領域係隔著上部之第1接點Om_Cont1與左側之第2接點Om_Cront2與下部之第3接點Om_Cont3與右側之第4接點Om_Cont4，連接於接地端子12之低電壓端子。又，第1接點Om_Cont1與第2接點Om_Cont2與第3接點Om_Cont3與第4接點Om_Cont4之各接點係具有複數之接點。
    圖10係說明含於在圖5所示半導體積體電路1之靜電保護電路13的第2二極體D2之半導體裝置之構造圖。
    圖10(A)係第2二極體D2之平面構造，圖10(B)係沿圖10(A)之平面構造之切斷線X-X'的剖面構造，圖10(C)係沿圖10(A)之平面構造之切斷線Y-Y'的剖面構造。圖10(B)與圖10(C)之剖面構造所示，在形成於P型基板Psub上之P型井領域P-Well，形成成為第2二極體D2之陽極的N型不純物領域。於成為第2二極體D2之陰極之N型不純物領域之周圍，斜線網所示之絕緣分離層Iso則形成呈環型平面形狀。於環型平面形狀之周圍，成為第2二極體D2之陽極之P型不純物領域則形成呈環型平面形狀。更且，於成為環型平面形狀之第2二極體D2之陽極之P型不純物領域之周圍，斜線網所示之絕緣分離層Iso則形成呈環型平面形狀。
    圖5(A)係顯示靜電保護電路13之第1二極體D1與第2二極體D2之附近之剖面構造，圖5(B)係顯示靜電保護電路13之第1二極體D1與第2二極體D2之附近之平面構造。
    成為第1二極體D1之陽極之P型不純物領域與成為第2二極體D2之陰極之N型不純物領域係與輸出端子10之電極OUT連接，成為第1二極體D1之陰極之環型平面形狀之N型不純物領域係連接於電源端子11之高電壓端子VH，成為第2二極體D2之陽極之環型平面形狀之P型不純物領域係連接於接地端子12之低電壓端子VL。
    圖5(A)所示突波放電電流I係在接地端子12與低電壓端子VL成為電性開啟之狀態，於輸出端子10之電極OUT，施加負電壓突波脈衝電壓N_Pls之ESD試驗中，寄生二極體D4先行中斷時之流動。此突波放電電流I係迂迴N型井領域N-Well之高阻抗與P型井領域P-Well之高阻抗，從高電壓端子VH隔著N型井領域N-Well與P型井領域P-Well間之寄生二極體D4，流動於輸出端子10之電極OUT。
    如圖5(B)所示，圖5(A)所示突波放電電流I係從第1二極體D1之左邊之第4接點Om_Cont4，隔著寄生二極體D4，流動於形成在成為第2二極體D2之陽極之中央部分之N型不純物領域的複數之接點。
    圖7係說明含於在圖5所示半導體積體電路1之靜電保護電路13的第1二極體D1與第2二極體D2之半導體裝置之構造之等價電路圖。
    圖7(A)係於圖5(A)所示靜電保護電路13之第1二極體D1與第2二極體D2之附近之剖面構造，與圖5(B)所示靜電保護電路13之第1二極體D1與第2二極體D2之附近之平面構造之等價電路，重疊前述所說明之突波放電電流I之放電路徑之圖。
    圖7(A)中，阻抗R11係顯示第1二極體D1之N型井領域N-Well之高阻抗，阻抗R21係顯示第2二極體D2之P型井領域P-Well之高阻抗，二極體D11係顯示接近於寄生二極體D4之第1二極體D1之部分二極體，二極體D12係顯示從寄生二極體D4離開之第1二極體D1之部分二極體，二極體D21係顯示接近於寄生二極體D4之第2二極體D2之部分二極體，二極體D22係顯示從寄生二極體D4離開之第2二極體D2之部分二極體。
    可從圖7(A)理解，突波放電電流I係隔著寄生二極體D4，流動在不通過高阻抗之R11與R21之阻抗低之最短路徑。
    圖5(C)係顯示改善此問題之靜電保護電路13之第1二極體D1與第2二極體D2之附近之平面構造，圖5(D)係顯示改善此問題之靜電保護電路13之第1二極體D1與第2二極體D2之附近之剖面構造。圖5(C)之剖面構造與圖5(D)之平面構造係在本發明之前，經由本發明人所檢討者。
    圖5(C)被改善之平面構造中，如虛線Del所示，第1二極體D1之左邊之第4接點Om_Cont4與第2二極體D2之右邊之第4接點Om_Cont4則被省略。在接地端子12與低電壓端子VL成為電性開啟之狀態下，於輸出端子10之電極OUT，施加負電壓突波脈衝電壓N_Pls時，迂迴省略部分Del，流入突波放電電流I。
    因此，如示於圖5(D)之改善之剖面構造，示於圖5(C)之突波放電電流I係隔著第1二極體D1之N型井領域N-Well之高阻抗，流入形成於成為第2二極體D2之陽極之中央部之N型不純物領域的複數之接點。
    圖7(B)係說明於圖5(C)所示靜電保護電路13之第1二極體D1與第2二極體D2之附近之剖面構造，與圖5(D)所示靜電保護電路13之第1二極體D1與第2二極體D2之附近之平面構造之等價電路圖。
    可從圖7(B)理解，突波放電電流I係隔著第1二極體D1之N型井領域N-Well之高阻抗之阻抗R11，流動於寄生二極體D4(逆方向)與部分二極體D21(順方向)。結果，流有突波放電電流I之時之阻抗變高，可減低寄生二極體D4(逆方向)與部分二極體D21(順方向)附近被破壞之危險性。
    圖6係顯示在圖4所示半導體積體電路1之靜電保護電路13之剖面構造及放電路徑例圖。
    圖6(A)係顯示靜電保護電路13之第1二極體D1與第2二極體D2之附近之剖面構造，圖6(B)係顯示靜電保護電路13之第1二極體D1與第2二極體D2之附近之平面構造。
    圖6(A)所示突波放電電流I係在電源端子11與高電壓端子VH成為電性開啟之狀態，於輸出端子10之電極OUT，施加正電壓突波脈衝電壓P_Pls之ESD試驗中，寄生二極體D4先行中斷時之流動。此突波放電電流I係迂迴N型井領域N-Well之高阻抗與P型井領域P-Well之高阻抗，從輸出端子10之電極OUT隔著N型井領域N-Well與P型井領域P-Well間之寄生二極體D4，流動於低電壓端子VL。
    如圖6(B)所示，圖6(A)所示突波放電電流I係從形成於成為第1二極體D1之陽極之中央部分之P型不純物領域的複數接點，隔著寄生二極體D4，流動於第2二極體D2之陽極之右邊之第4接點Om_Cont4。
    圖8係說明含於在圖6所示半導體積體電路1之靜電保護電路13的第1二極體D1與第2二極體D2之半導體裝置之構造之等價電路圖。
    圖8(A)係於圖6(A)所示靜電保護電路13之第1二極體D1與第2二極體D2之附近之剖面構造，與圖6(B)所示靜電保護電路13之第1二極體D1與第2二極體D2之附近之平面構造之等價電路，重疊前述所說明之突波放電電流I之放電路徑之圖。
    圖8(A)中，阻抗R11係顯示第1二極體D1之N型井領域N-Well之高阻抗，阻抗R21係顯示第2二極體D2之P型井領域P-Well之高阻抗，二極體D11係顯示接近於寄生二極體D4之第1二極體D1之部分二極體，二極體D12係顯示從寄生二極體D4離開之第1二極體D1之部分二極體，二極體D21係顯示接近於寄生二極體D4之第2二極體D2之部分二極體，二極體D22係顯示從寄生二極體D4離開之第2二極體D2之部分二極體。
    可從圖8(A)理解，突波放電電流I係隔著寄生二極體D4，流動在不通過高阻抗之R11與R21之阻抗低之最短路徑。
    圖6(C)係顯示改善此問題之靜電保護電路13之第1二極體D1與第2二極體D2之附近之平面構造，圖6(D)係顯示改善此問題之靜電保護電路13之第1二極體D1與第2二極體D2之附近之剖面構造。圖6(C)之剖面構造與圖6(D)之平面構造係在本發明之前，經由本發明人所檢討者。
    圖6(C)被改善之平面構造中，如虛線Del所示，第1二極體D1之左邊之第4接點Om_Cont4與第2二極體D2之右邊之第4接點Om_Cont4則被省略。在電源端子11與高電壓端子VH成為電性開啟之狀態下，於輸出端子10之電極OUT，施加正電壓突波脈衝電壓P_Pls時，迂迴省略部分Del，流入突波放電電流I。
    因此，如示於圖6(D)之改善之剖面構造，示於圖6(C)之突波放電電流I係隔著第2二極體D2之P型井領域P-Well之高阻抗，流入形成於成為第1二極體D1之陽極之中央部分之P型不純物領域的複數之接點。
    圖8(B)係說明於圖6(C)所示改善之靜電保護電路13之第1二極體D1與第2二極體D2之附近之剖面構造，與圖6(D)所示改善之靜電保護電路13之第1二極體D1與第2二極體D2之附近之平面構造之等價電路圖。
    可從圖8(B)理解，突波放電電流I係隔著第2二極體D2之P型井領域P-Well之高阻抗之阻抗R21，流動於部分二極體D11(順方向)與寄生二極體D4(逆方向)。結果，流有突波放電電流I之時之阻抗變高，可減低部分二極體D11(順方向)與寄生二極體D4(逆方向)附近被破壞之危險性。
    另一方面，本發明人更對於構成輸出緩衝器14與電源間箝位電路15等之MOS電晶體元件或構成電源保護電路16之手指形狀之第3二極體D3之弱點加以檢討。
    圖11係在本發明之前，經將由本發明人所檢討之MOS電晶體為例，說明構成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之圖。
    如圖11(A)之等價電路所示，構成電源間箝位電路15之N通道MOS電晶體Mn2之汲極D與源極S係各別連接於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL，閘極G與P型井領域P-Well係連接於接地端子12之低電壓端子VL。
    如圖11(B)之平面構造所示，構成電源間箝位電路15之N通道MOS電晶體Mn2之閘極G係經由複數之指狀電極所形成，於各閘極指狀電極之左右，形成有形成汲極D之N型不純物領域與形成源極S之N型不純物領域。於複數之指狀電極G與複數之汲極N型不純物領域D與複數之源極N型不純物領域S之周邊，斜線網所示之絕緣分離層Iso則形成呈環型平面形狀。於絕緣分離層Iso之環型平面形狀之周圍，做為保護環Grd_Rng工作之P型不純物領域則形成呈環狀型平面形狀。更且，於做為保護環Grd_Rng工作之P型不純物領域之周圍，絕緣分離層Iso則形成呈環型平面形狀。又，保護環Grd_Rng之P型不純物領域，係由於供電P型井領域P-Well為目的、和減低從形成於保護環Grd_Rng之內部之N通道MOS電晶體Mn2之雜音之圖1所示半導體積體電路1之內部電路的傳達量為目的、和減低經由來自圖1所示半導體積體電路1之內部電路之雜音，使形成形成於保護環Grd_Rng之內部之N通道MOS電晶體Mn2被閂鎖破壞之危險性為目的而形成者。
    如沿圖11(B)之平面構造之切斷線X-X'之剖面構造之圖11(C)所示，於複數之汲極N型不純物領域，供給電源端子11之高電壓端子VH，於保護環Grd_Rng之P型不純物領域與複數之源極N型不純物領域與複數之閘極‧指狀電極與P型井領域P-Well，供給接地端子12之低電壓端子VL。
    如沿圖11(B)之平面構造之切斷線Y-Y'之剖面構造之圖11(D)所示，汲極N型不純物領域係隔著複數之接點，連接於電源端子11之高電壓端子VH之電極，保護環Grd_Rng之P型不純物領域係隔著複數之接點，連接接地端子12之低電壓端子VL。
    如圖11(B)之平面構造所示，沿切斷線Y-Y'，於形成於縱長之長方形之汲極N型不純物領域D與源極N型不純物領域S，形成排列成縱長之複數之接點。又，於圖11(B)之平面構造之右邊之保護環Grd_Rng之P型不純物領域與左邊保護環Grd_Rng之P型不純物領域，形成排列成縱長之複數之接點。更且，於圖11(B)之平面構造之上邊之保護環Grd_Rng之P型不純物領域與下邊之保護環Grd_Rng之P型不純物領域，沿切斷線X-X'，形成排列成橫長之複數之接點。
    於圖11所示之電源間箝位電路15之N通道MOS電晶體Mn2之接地端子12之低電壓端子VL，在供給接地電位Vss之狀態下，假設正電壓突波脈衝電壓P_Pls施加於電源端子11之高電壓端子VH之情形。首先，可由圖11(D)之剖面構造理解，汲極N型不純物領域與P型井領域P-Well間之寄生二極體被降伏之故，從汲極N型不純物領域向P型井領域P-Well，流入最初之突波放電電流。因此，此最初之突波放電電流經由流入P型井領域P-Well之高阻抗，P型井領域P-Well之電壓則上昇。結果，可從圖11(C)之剖面構造可理解，寄生雙極電晶體Trs成為開啟狀態，於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL間，以低阻抗，流有寄生雙極電晶體Trs所成大的突波放電電流。然而，寄生雙極電晶體Trs係將汲極N型不純物領域與P型井領域P-Well與源極N型不純物領域，各別形成做為集極與基極與射極。
    但是，經由在本發明前之本發明人之檢討，汲極N型不純物領域與P型井領域P-Well間之寄生二極體最先降伏之時，在圖11(B)之平面構造與圖11(D)之剖面構造所示Wk_Sp之部分，PN接合之最初之突波放電電流之電流密度較其以外之部分之PN接合為高，得知有成為弱點之高危險性。
    圖11(B)之平面構造中，沿切斷線Y-Y'，形成呈縱長之長方形之汲極N型不純物領域D之短邊之弱點Wk_Sp之部分中，汲極N型不純物領域與保護環Grd_Rng之P型不純物領域間之距離b為小。對此，可由沿圖11(B)之平面構造之切斷線X-X'之剖面構造之圖11(C)理解，形成呈縱長之長方形之汲極N型不純物領域D之長邊部分與保護環Grd_Rng之P型不純物領域間之距離，係成為大到閘極G之指狀電極之寬度與源極N型不純物領域之寬度與內側絕緣分離層Iso之寬度a之合計者。結果，距離b為小之縱長之長方形之短邊部分之弱點Wk_Sp部分中，與除此以外之部分相比，直列阻抗變小，最初之突波放電電流之電流密度變高，弱點Wk_Sp部分則被破壞。
    圖21係說明在本發明之前，經由本發明人所檢討之構成電源保護電路16之第3二極體D3之半導體裝置(指狀形狀之N型二極體之例)圖。
    如圖21(A)之等價電路所示，構成電源保護電路16之第3二極體D3之陰極與陽極係各連接於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL。
    如圖21(B)之平面構造所示，為形成構成電源保護電路16之第3二極體D3，形成有形成陰極K之複數之N型不純物領域、和形成陽極A之複數之P型不純物領域。於形成陰極K之複數之N型不純物領域與形成陽極A之複數之P型不純物領域之周邊，斜線網所示之絕緣分離層Iso則形成呈環型平面形狀。於絕緣分離層Iso之環型平面形狀之周圍，做為保護環Grd_Rng工作之P型不純物領域則形成呈環狀型平面形狀。更且，於做為保護環Grd_Rng工作之P型不純物領域之周圍，絕緣分離層Iso則形成呈環型平面形狀。又，保護環Grd_Rng之P型不純物領域，係由於供電P型井領域P-Well為目的、和減低從形成於保護環Grd_Rng之內部之第3二極體D3之雜音之圖1所示半導體積體電路1之內部電路的傳達量為目的、和減低經由來自圖1所示半導體積體電路1之內部電路之雜音，使形成形成於保護環Grd_Rng之內部之第3二極體D3被閂鎖破壞之危險性為目的而形成者。
    如沿圖21(B)之平面構造之切斷線X-X'之剖面構造之圖21(C)所示，於形成陰極K之複數之N型不純物領域，供給電源端子11之高電壓端子VH，於保護環Grd_Rng之P型不純物領域與形成陽極A之複數之P型不純物領域與P型井領域P-Well，供給接地端子12之低電壓端子VL。
    如沿圖21(B)之平面構造之切斷線Y-Y'之剖面構造之圖21(D)所示，形成陰極K之N型不純物領域係隔著複數之接點，連接於電源端子11之高電壓端子VH之電極，保護環Grd_Rng之P型不純物領域係隔著複數之接點，連接於接地端子12之低電壓端子VL。
    如圖21(B)之平面構造所示，沿切斷線Y-Y'，於形成於縱長之長方形之形成陰極K之複數之N型不純物領域與形成陽極A之複數之P型不純物領域，形成排列成縱長之複數之接點。又，於圖21(B)之平面構造之右邊之保護環Grd_Rng之P型不純物領域與左邊保護環Grd_Rng之P型不純物領域，形成排列成縱長之複數之接點。更且，於圖21(B)之平面構造之上邊之保護環Grd_Rng之P型不純物領域與下邊之保護環Grd_Rng之P型不純物領域，沿切斷線X-X'，形成排列成橫長之複數之接點。
    於圖21所示之電源保護電路16之第3二極體D3之陽極A，在供給低電壓端子VL之接地電位Vss之狀態下，假設正電壓突波脈衝電壓P_Pls施加於陽極K之高電壓端子VH之情形。可由圖21(D)之剖面構造理解，形成陰極K之N型不純物領域與P型井領域P-Well間之寄生二極體被降伏之故，從形成陰極K之N型不純物領域向P型井領域P-Well，流入突波放電電流。
    但是，經由在本發明前之本發明人之檢討，形成陰極K之複數之N型不純物領域與P型井領域P-Well間之複數之寄生二極體被降伏之時，在圖21(B)之平面構造與圖21(D)之剖面構造所示Wk_Sp之部分，PN接合之突波放電電流之電流密度較其以外之部分之PN接合為高，得知有成為弱點之高危險性。
    圖21(B)之平面構造中，沿切斷線Y-Y'，形成呈縱長之長方形之陰極K之N型不純物領域之短邊之弱點Wk_Sp之部分中，形成陰極K之N型不純物領域與保護環Grd_Rng之P型不純物領域間之距離b為小。另一方面，可由沿圖21(B)之平面構造之切斷線X-X'之剖面構造之圖21(C)理解，形成呈縱長之長方形之陰極K之N型不純物領域之長邊部分與保護環Grd_Rng之P型不純物領域或形成陽極A之P型不純物領域間之距離a，係成為與距離b相同程度。
    形成於距離a之縱長之長方形之陰極K之N型不純物領域之短邊部分中，形成於距離b之縱長之長方形之陰極K之N型不純物領域之長邊部分中，陰極K之N型不純物領域與保護環Grd_Rng或形成陽極A之P型不純物領域間之逆方向電流，係經由N型不純物領域與P型不純物領域之平行對向寬度而決定。但是，在形成於縱長之長方形之陰極K之N型不純物領域之4個角部分中，產生強電場之故，較平行對向部分之逆方向電流為大之逆方向電流，會流到4個角部分。假定流到角部分之大逆方向電流之一半與殘留的一半，各別流到短邊部分與長邊部分時，短邊部分之電流增加量則較長邊部分之電流增加量為大。結果，形成於縱長之長方形之陰極K之N型不純物領域之短邊部分成為弱點Wk_Sp，突波放電電流之電流密度變高，而被加以破壞。
    本發明係經由以上本發明前之本發明人等之檢討結果而完成者。
    因此，本發明之目的係減輕存在於構成靜電保護電路之保護元件與形成於保護元件之周邊的保護環領域間之PN接合部之脆弱部分(弱點)被破壞之危險性者。
    本發明之前述以及其他之目的與新穎之特徵係可從本說明書之記載及所附圖面可明白暸解。
    對於本發明中所揭示之發明中之代表性者，進行簡單之說明時，則如下所述。
    即，本發明之代表性實施形態係具備靜電保護電路(13、15、16)之半導體積體電路(1)(參照圖1)。
    前述半導體積體電路係為形成前述靜電保護電路之保護元件(Mn2)，具備第1導電型之半導體領域(P-Well)、和與前述第1導電型相反之導電型之第2導電型之第1不純物領域(N)、和經由前述第1導電型之第2不純物領域(P)所形成之保護環(Grd_Rng)(參照圖11)。
    前述第1不純物領域(N)係做為至少具有長邊與短邊之長方形之平面構造，形成於前述半導體領域之內部。
    經由前述第2不純物領域所形成之前述保護環，係包圍前述第1不純物領域之周邊，以環形平面形狀，形成於前述半導體領域之內部。
    於前述第1不純物領域之前述長方形之平面構造之前述短邊，形成破壞危險性較其他部分為高之弱點(Wk_SP)。
    與前述長方形之平面構造之前述長邊對向之前述保護環之第1部分中，形成沿前述長邊之方向排列之複數之電性接點。
    與形成於前述長方形之平面構造之前述短邊之前述弱點對向之前述保護環之第2部分中，省略複數之電性接點之形成為特徵(參照圖12)。
    本案所揭示之發明中，簡單說明代表性所得之效果時，則如下所述。
    即，根據本發明時，可減輕存在於構成靜電保護電路之保護元件與形成於保護元件之周邊的保護環領域間之PN接合部之脆弱部分(弱點)被破壞之危險性者。1、實施形態之概要
    首先，對於本發明所揭示之發明之代表性實施形態，說明其概要。對於代表性之實施形態之概要說明中，附上括弧參照之圖面參照符號，僅例示附有其之構成要素之概念而已。
    〔1〕本發明之代表性實施形態係具備靜電保護電路(13、15、16)之半導體積體電路(1)(參照圖1)。
    前述半導體積體電路係為形成前述靜電保護電路之保護元件(Mn2)，具備第1導電型之半導體領域(P-Well)、和與前述第1導電型相反之導電型之第2導電型之第1不純物領域(N)、和經由前述第1導電型之第2不純物領域(P)所形成之保護環(Grd_Rng)(參照圖11)。
    前述第1不純物領域(N)係做為至少具有長邊與短邊之長方形之平面構造，形成於前述半導體領域之內部。
    經由前述第2不純物領域所形成之前述保護環，係包圍前述第1不純物領域之周邊，以環形平面形狀，形成於前述半導體領域之內部。
    於前述第1不純物領域之前述長方形之平面構造之前述短邊，形成破壞危險性較其他部分為高之弱點(Wk_SP)。
    與前述長方形之平面構造之前述長邊對向之前述保護環之第1部分中，形成沿前述長邊之方向排列之複數之電性接點。
    與形成於前述長方形之平面構造之前述短邊之前述弱點對向之前述保護環之第2部分中，省略複數之電性接點之形成為特徵(參照圖12)。
    根據前述實施形態時，可減輕構成靜電保護電路之保護元件與形成於保護元件之周邊的保護環領域間之弱點被破壞之危險性者。
    適切之實施形態中，前述第2導電型之前述第1不純物領域，係包含重覆於前述短邊方向形成之複數之第1不純物領域。
    於前述複數之第1不純物領域間，MOS電晶體之閘極電極(G)則沿著前述長邊之方向加以形成。
    前述複數之第1不純物領域之一方與另一方係各別做為前述MOS電晶體之源極(S)與汲極(D)加以工作者。
    做為前述MOS電晶體之基板工作之前述第1導電型之前述半導體領域係隔著前述保護環，與做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方電性連接。
    做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方之前述長方形之平面構造之前述短邊中，形成前述弱點。
    於前述保護環之內部，形成做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方及做為前述MOS電晶體之前述閘極電極及前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方。
    與做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之平面構造之前述長邊對向之前述保護環之前述第1部分中，形成沿前述長邊之方向排列之前述複數之電性接點。
    與形成於做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方之前述長方形之平面構造之前述短邊的前述弱點對向之前述保護環之前述第2部分中，省略複數之電性接點之形成為特徵(參照圖12)。
    其他之適切實施形態中，做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方係包含複數之源極不純物領域，做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方係包含複數之汲極不純物領域，前述MOS電晶體之前述閘極電極係包含複數之閘極電極。
    於前述保護環之前述內部，形成前述複數之源極不純物領域和前述複數之閘極電極和前述複數之汲極不純物領域為特徵(參照圖12)。
    更且，其他之適切實施形態中，做為前述MOS電晶體之前述複數之汲極不純物領域之前述複數之第1不純物領域之複數之前述長方形之平面構造之複數短邊中，形成複數之弱點。
    與形成於前述複數之長方形之平面構造之前述複數之短邊之前述複數之弱點對向之前述保護環之複數之第2部分中，省略複數之電性接點之形成為特徵(參照圖12)。
    更適切之實施形態中，與做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之平面構造之前述短邊對向之前述保護環之第3部分中，亦省略複數之電性接點之形成為特徵(參照圖16、圖17)。
    其他之更佳之實施形態中，於經由前述第2不純物領域所形成之前述保護環之周邊，形成經由前述第2導電型之第3不純物領域(N)所形成之其他之保護環(Grd_Rng)。
    在前述第1導電型之前述半導體領域(P-Well)之周邊，於前述其他之保護環之正下方，形成前述第2導電型之其他之半導體領域(N-Well)。
    於前述第2導電型之前述其他之半導體領域中，隔著前述其他之保護環，可供給特定之電壓為特徵者(參照圖17)。
    其他之更適切實施形態中，做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之前述平面構造之表面以及做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方之前述長方形之前述平面構造之表面中，各別形成高熔點金屬與矽之合金之矽化物。
    形成於做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方之前述長方形之平面構造之前述短邊的前述弱點中，前述矽化物之矽化物區塊實質上未形成，或前述矽化物之矽化物區塊之寬度設定成較其他之部分為小為特徵者(參照圖20)。
    其他之更適切之實施形態中，前述第2導電型之前述第1不純物領域(N)係做為前述保護元件之二極體(D3)之陰極與陽極之一方加以工作，另一方面前述第1導電型之前述半導體領域(P-Well)與經由前述第1導電型之前述第2不純物領域(P)形成之保護環(Grd_Rng)係做為前述保護元件前述之二極體(D3)之前述陰極與前述陽極之另一方加以工作者。
    就做為保護元件之前述二極體之前述陰極與前述陽極之前述一方而言工作之前述第2導電型之前述第1不純物領域(N)之前述長方形之平面構造之前述短邊中，形成有前述弱點(Wk_SP)。
    與形成於就做為前述保護元件之前述二極體之前述陰極與前述陽極之前述一方而言加以工作之前述第2導電型之前述第1不純物領域之前述長方形之平面構造之前述短邊的前述弱點對向之前述保護環之第2部分中，省略複數之電性接點之形成為特徵(參照圖23、圖27、圖29、圖31)。
    更且，其他更適切之實施形態中，就做為前述保護元件之前述二極體之前述陰極與前述陽極之前述一方而言加以工作之前述第2導電型之前述第1不純物領域，係包含複數之第1不純物領域(K......K)。
    於就做為前述保護元件之前述二極體之前述陰極與前述陽極之前述一方而言加以工作之前述複數之第1不純物領域之前述長方形之平面構造之前述短邊中，形成有前述弱點。
    於前述保護環之內部，形成就做為前述保護元件之前述二極體之前述陰極與前述陽極之前述一方而言加以工作之前述複數之第1不純物領域。
    與形成於就做為前述二極體之前述陰極與前述陽極之前述一方而言加以工作之前述複數之第1不純物領域之前述長方形之平面構造之前述短邊的前述弱點對向之前述保護環之前述第2部分中，省略複數之電性接點之形成為特徵(參照圖23)。
    具體之實施形態中，於做為前述二極體之前述陰極與前述陽極之前述一方工作之前述第2導電型之前述第1不純物領域之表面，形成高熔點金屬與矽之合金之矽化物。
    形成於做為前述二極體之前述陰極與前述陽極之前述一方工作之前述第1不純物領域之前述長方形之平面構造之前述短邊的前述弱點中，前述矽化物之矽化物區塊實質上未形成，或前述矽化物之矽化物區塊之寬度設定成較其他之部分為小為特徵者(參照圖27、圖29、圖31)。
    其他之具體實施形態中，前述第2導電型之前述第1不純物領域，係包含重覆於前述短邊方向形成之複數之第1不純物領域。
    於前述複數之第1不純物領域間，MOS電晶體之閘極電極(G)則沿著前述長邊之方向加以形成。
    前述複數之第1不純物領域之一方與另一方係各別做為前述MOS電晶體之源極(S)與汲極(D)加以工作者。
    經由前述第2不純物領域形成之前述保護環及做為前述MOS電晶體之基板工作之前述第1導電型之前述半導體領域、和做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方、和做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方，係可各別經由不同之驅動電壓(VP-Well、VS、VD)加以驅動。
    做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之平面構造之前述短邊和前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方之前述長方形之平面構造之前述短邊中，形成前述弱點。
    於前述保護環之內部，形成做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方及做為前述MOS電晶體之前述閘極電極和前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方。
    與做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之平面構造之前述長邊對向之前述保護環之前述第1部分中，形成沿前述長邊之方向排列之前述複數之電性接點。
    與形成於做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之平面構造之前述短邊的前述弱點對向之前述保護環之前述第2部分中，省略複數之電性接點之形成。
    與形成於做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方之前述長方形之平面構造之前述短邊的前述弱點對向之前述保護環之前述第2部分中，省略複數之電性接點之形成為特徵(參照圖34)。
    更具體之實施形態中，前述保護環及前述基板、和前述源極、和前述汲極，可經由前述各別不同之驅動電壓而驅動之前述MOS電晶體，係用於使用配置於前述半導體積體電路(1)之外部的外部電容的開關電路的開關為特徵(參照圖34)。
    其他之更具體之實施形態中，前述半導體積體電路(1)係更具備外部輸出端子(10)、和驅動該外部輸出端子之輸出緩衝器(14)。
    前述靜電保護電路(13、15、16)係防止藉由從前述半導體積體電路(1)之外部供給之突波電壓，破壞前述輸出緩衝器為特徵(參照圖1)。
    最為具體之實施形態中，前述半導體積體電路(1)係更具備外部輸OH1端子(10)、和連接於該外部輸OH1端子之輸入緩衝器(18)。
    前述靜電保護電路(13、15、16)係防止藉由從前述半導體積體電路(1)之外部供給之突波電壓，破壞前述輸入緩衝器為特徵(參照圖36)。
    〔2〕本發明之其他觀點之代表性實施形態係具備靜電保護電路(13、15、16)之半導體積體電路(1)(參照圖1)。
    前述半導體積體電路係為形成前述靜電保護電路之保護元件(Mn2)，具備第1導電型之半導體領域(P-Well)、和與前述第1導電型相反之導電型之第2導電型之第1不純物領域(N)、和經由前述第1導電型之第2不純物領域(P)所形成之保護環(Grd_Rng)(參照圖11)。
    前述第1不純物領域(N)係做為至少具有長邊與短邊之長方形之平面構造，形成於前述半導體領域之內部。
    經由前述第2不純物領域所形成之前述保護環，係包圍前述第1不純物領域之周邊，以環形平面形狀，形成於前述半導體領域之內部。
    與前述長方形之平面構造之前述長邊對向之前述保護環之第1部分中，形成沿前述長邊之方向排列之複數之電性接點。
    與前述長方形之平面構造之前述短邊對向之前述保護環之第2部分中，省略複數之電性接點之形成為特徵(參照圖12)。
    根據前述實施形態時，可減輕構成靜電保護電路之保護元件與形成於保護元件之周邊的保護環領域間之弱點被破壞之危險性者。
    適切之實施形態中，前述第2導電型之前述第1不純物領域，係包含重覆於前述短邊方向形成之複數之第1不純物領域。
    於前述複數之第1不純物領域間，MOS電晶體之閘極電極(G)則沿著前述長邊之方向加以形成。
    前述複數之第1不純物領域之一方與另一方係各別做為前述MOS電晶體之源極(S)與汲極(D)加以工作者。
    做為前述MOS電晶體之基板工作之前述第1導電型之前述半導體領域係隔著前述保護環，與做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方電性連接。
    於前述保護環之內部，形成做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方及做為前述MOS電晶體之前述閘極電極和前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方。
    與做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之平面構造之前述長邊對向之前述保護環之前述第1部分中，形成沿前述長邊之方向排列之前述複數之電性接點。
    與做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方之前述長方形之平面構造之前述短邊對向之前述保護環之前述第2部分中，省略複數之電性接點之形成為特徵(參照圖12)。
    其他之適切實施形態中，做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方係包含複數之源極不純物領域，做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方係包含複數之汲極不純物領域，前述MOS電晶體之前述閘極電極係包含複數之閘極電極。
    於前述保護環之前述內部，形成前述複數之源極不純物領域和前述複數之閘極電極和前述複數之汲極不純物領域為特徵(參照圖12)。
    更適切之實施形態中，與做為前述MOS電晶體之前述複數之汲極不純物領域之前述複數之第1不純物領域之複數之前述長方形之平面構造之複數之短邊對向之前述保護環之複數第2部分中，省略複數之電性接點之形成為特徵(參照圖12)。
    更適切之實施形態中，與做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之平面構造之前述短邊對向之前述保護環之第3部分中，亦省略複數之電性接點之形成為特徵(參照圖16、圖17)。
    其他之更佳之實施形態中，於經由前述第2不純物領域所形成之前述保護環之周邊，形成經由前述第2導電型之第3不純物領域(N)所形成之其他之保護環(Grd_Rng)。
    在前述第1導電型之前述半導體領域(P-Well)之周邊，於前述其他之保護環之正下方，形成前述第2導電型之其他之半導體領域(N-Well)。
    於前述第2導電型之前述其他之半導體領域中，隔著前述其他之保護環，可供給特定之電壓為特徵者(參照圖17)。
    〔3〕本發明之其他觀點之代表性實施形態所成半導體積體電路(1)係更具備從前述半導體積體電路之外部各別供給電源電壓(Vdd)與接地電位(Vss)之外部電源端子(11)、和外部接地端子(12)。
    前述靜電保護電路係包含連接於前述外部電源端子與前述外部接地端子間之電源間箝位電路(15)。
    做為前述電源間箝位電路之前述保護元件之前述MOS電晶體之前述汲極與前述源極間之電流路徑，係連接於前述外部電源端子與前述外部接地端子間為特徵者(參照圖12)。
    適切實施形態所成半導體積體電路(1)係做為前述電源間箝位電路之前述保護元件之前述MOS電晶體，更具備具有較開始電源間箝位動作之開啟電壓為高之降伏破壞電壓之解耦電容(Cd)。
    前述解耦電容係連接於前述外部電源端子與前述外部接地端子間為特徵者(參照圖38)。
    其他之適切實施形態中，前述解耦電容係經由做為前述電源間箝位電路之前述保護元件之前述MOS電晶體與前述半導體積體電路之半導體製造步驟，同時形成之MOS電容為特徵者(參照圖38)。
    更適切之實施形態所成半導體積體電路(1)係經由具有相互對向之第1與第2之長邊、以及具有相互對向之第1與第2之短邊的長方形之半導體晶片所形成。
    沿前述長方形之前述半導體晶片之前述第1和第2之長邊與前述第1和第2之短邊，幹線電源配線(Main_Vdd)與幹線接地配線(Main_Vss)係各別以巡迴配線形狀加以形成者。
    於前述半導體晶片之前述第1之長邊，形成有從前述半導體積體電路之外部供給顯示資訊資料之複數之信號端子(10)、和供給前述電源電壓之前述外部電源端子(11)、和供給前述接地電位之前述外部接地端子(12)。
    於前述半導體晶片之前述第2之長邊，形成有生成為了驅動前述半導體積體電路之外部之顯示裝置之複數之輸出信號的複數之輸出端子(OUT1、OUT2...OUTn)。
    在前述長方形之半導體晶片之內部，伴隨從前述第2之長邊離開的同時，接近前述第1之長邊，設定實質上與前述第1之長邊平行之配置禁止領域(Cd_Proh)。
    於前述配置禁止領域之內部或附近，連接前述幹線電源配線與前述外部電源端子，連接前述幹線接地配線與前述外部接地端子。
    前述配置禁止領域之前述內部中，禁止前述解耦電容(Cd)之配置為特徵者(參照圖39)。
    具體之實施形態中，在前述長方形之半導體晶片之前述內部，前述配置禁止領域以外之領域則設定成配置許可領域。
    於前述配置許可領域之內部，配置前述解耦電容(Cd)。
    配置於前述配置許可領域之前述內部之前述解耦電容係隔著前述電源間箝位電路，與前述外部電源端子及前述外部接地端子連接為特徵者(參照圖39)。
    更具體之實施形態所成半導體積體電路係更具備支線電源配線(Sub_Vdd)與支線接地配線(Sub_Vss)。
    前述支線電源配線與前述支線接地配線係在配置於前述配置許可領域之前述內部之內部電路(14、18)，供給動作電壓者。
    前述支線電源配線之一端與前述支線接地配線之一端係各別連接於前述幹線電源配線與前述幹線接地配線，另一方面，前述支線電源配線之另一端與前述支線接地配線之另一端係各別非連接於前述幹線電源配線與前述幹線接地配線者。
    於前述支線電源配線之前述另一端與前述支線接地配線之前述另一端間，至少連接前述電源間箝位電路為特徵者(參照圖39)。
    於其他之更具體實施形態中，於前述支線電源配線之前述另一端與前述支線接地配線之前述另一端間，與前述電源間箝位電路並列，連接有前述解耦電容為特徵者(參照圖39)。
    更且其他之具體之實施形態中，前述電源間箝位電路係包含直列連接於前述外部電源端子與前述外部接地端子間之時間常數形成阻抗(Rs)與時間常數形成電容(Cs)之時間常數電路(TCC)。
    前述時間常數電路之輸出信號係驅動做為前述電源間箝位電路之前述保護元件之前述MOS電晶體之前述閘極電極為特徵者(參照圖37)。
    最具體之實施形態中，前述電源間箝位電路係更包含在於前述時間常數電路之輸出端子與做為前述保護元件之前述MOS電晶體之前述閘極電極，各別連接輸入端子與輸出端子之CMOS反相器(Inv)為特徵者(參照圖37)。 2、實施形態之詳細
    接著，對於實施形態，更加以詳述。然而，在為說明實施發明之最佳形態之全圖中，具有與前述圖同一機能之零件，則附上同一之符號，省略其重覆之說明。 〔實施形態1〕 (半導體積體電路之構成)
    圖1係顯示具備本發明之實施形態1所成靜電保護電路(ESD保護電路)之半導體積體電路之構成圖。
    圖1所示半導體積體電路1係包含輸出端子10、和靜電保護電路13、和輸出緩衝器14、和電源間箝位電路15、電源保護電路16、和電源端子11、和接地端子12。然而，阻抗r1、r2、r3、r4係配線阻抗。 《輸出緩衝器》
    輸出緩衝器14係包含直列連接於電源端子11與接地端子12之間的P通道MOS電晶體Mp1與N通道MOS電晶體Mn1，P通道MOS電晶體Mp1之汲極與N通道MOS電晶體Mn1之汲極之驅動輸出信號係隔著靜電保護電路13，供給至輸出端子10。 《靜電保護電路》
    靜電保護電路13係防止成為靜電破壞之原因之突波電壓，在施加於輸出端子10之時，輸出緩衝器14之P通道MOS電晶體Mp1與N通道MOS電晶體Mn1被破壞者。靜電保護電路13係包含第1二極體D1與第2二極體D2與阻抗R1，第1二極體D1之陽極與第2二極體D2之陰極係連接於輸出端子10，第1二極體D1之陰極係連接於電源端子11，第2二極體D2之陽極係連接於接地端子12。更且，第1二極體D1之陽極與第2二極體D2之陰極係隔著阻抗R1，連接於輸出緩衝器14之P通道MOS電晶體Mp1之汲極與N通道MOS電晶體Mn1之汲極。 《電源間箝位電路》
    電源間箝位電路15係包含N通道MOS電晶體Mn2與阻抗R2與二極體D4，N通道MOS電晶體Mn2之汲極與源極係各別連接於電源端子11與接地端子12，N通道MOS電晶體Mn2之閘極與源極間，並列連接有阻抗R2與二極體D4。 《電源保護電路》
    電源保護電路16係包含第3二極體D3，第3二極體D3之陰極與陽極係各別連接於電源端子11與接地端子12。於圖1所示半導體積體電路1之接地端子12，供給接地電位Vss之狀態下，於電源端子11施加負電壓突波脈衝電壓時，第3二極體D3成為順方向，經由流有突波放電電流，消耗負電壓突波脈衝電壓之能量，而可防止輸出緩衝器14之P通道MOS電晶體Mp1與N通道MOS電晶體Mn1被破壞。 《電源間箝位電路之半導體裝置》
    圖12係說明構成本發明之實施形態1所成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之圖。
    與圖11(A)之等價電路相同，如圖12(A)之等價電路所示，構成電源間箝位電路15之N通道MOS電晶體Mn2之汲極D與源極S係各別連接於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL，閘極G與P型井領域P-Well係連接於接地端子12之低電壓端子VL。
    與圖11(B)之平面構造同樣地，如圖12(B)之平面構造所示，構成電源間箝位電路15之N通道MOS電晶體Mn2之閘極G係經由複數之指狀電極所形成，於各閘極指狀電極之左右，形成有形成汲極D之N型不純物領域與形成源極S之N型不純物領域。於複數之指狀電極G與複數之汲極N型不純物領域D與複數之源極N型不純物領域S之周邊，斜線網所示之絕緣分離層Iso則形成呈環型平面形狀。於絕緣分離層Iso之環型平面形狀之周圍，做為保護環Grd_Rng工作之P型不純物領域則形成呈環狀型平面形狀。更且，於做為保護環Grd_Rng工作之P型不純物領域之周圍，絕緣分離層Iso則形成呈環型平面形狀。又，保護環Grd_Rng之P型不純物領域，係由於供電P型井領域P-Well為目的、和減低從形成於保護環Grd_Rng之內部之N通道MOS電晶體Mn2之雜音之圖1所示半導體積體電路1之內部電路的傳達量為目的、和減低經由來自圖1所示半導體積體電路1之內部電路之雜音，使形成形成於保護環Grd_Rng之內部之N通道MOS電晶體Mn2被閂鎖破壞之危險性為目的而形成者。
    與圖11(B)之平面構造同樣地，如圖12(B)之平面構造所示，於形成於縱長之長方形之汲極N型不純物領域D與源極N型不純物領域S，形成排列成縱長之複數之接點。又，於圖12(B)之平面構造之右邊之保護環Grd_Rng之P型不純物領域與左邊保護環Grd_Rng之P型不純物領域，形成排列成縱長之複數之接點。更且，於圖12(B)之平面構造之上邊之保護環Grd_Rng之P型不純物領域與下邊保護環Grd_Rng之P型不純物領域，形成排列成橫長之複數之接點。
    但是，與圖11(B)之平面構造不同，圖12(B)之平面構造之上邊之保護環Grd_Rng之P型不純物領域與下邊之保護環Grd_Rng之P型不純物領域中，與形成呈縱長之長方形之N型不純物領域D之短邊之弱點Wk_Sp對向之部分中之複數之接點，如虛線Del，被加以省略。因此，經由虛線Del所示複數之接點之省略，形成呈縱長之長方形之N型不純物領域D之短邊之弱點Wk_Sp之部分之直列阻抗會增加之故，可減低弱點Wk_Sp被破壞之危險性。
    圖12(C)之平面構造仍然是說明構成本發明之實施形態1所成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之平面構造圖。
    圖12(C)之平面構造與圖12(B)所示之平面構造之所以不同，係由於形成呈縱長之長方形之汲極N型不純物領域D之短邊之弱點Wk_Sp之部分之汲極N型不純物領域與保護環Grd_Rng之P型不純物領域間之距離b'，設定成較圖12(B)距離b為小之故。
    結果，根據圖12(C)之平面構造時，維持與圖11(B)之平面構造相同之ESD耐久量下，另一方面，較圖11(B)之平面構造之時，可減低電源間箝位電路15之N通道MOS電晶體Mn2之元件面積。
    圖13係做為本發明之比較參考例，說明在本發明之前，經由本發明人所檢討之構成電源間箝位電路15之P通道MOS電晶體Mp2之半導體裝置之圖。
    如圖13(A)之等價電路所示，構成電源間箝位電路15之P通道MOS電晶體Mp2之汲極D與源極S係各別連接於接地端子12之低電壓端子VL與電源端子11之高電壓端子VH，閘極G與N型井領域N-Well係連接於電源端子11之高電壓端子VH。
    如圖13(B)之平面構造所示，構成電源間箝位電路15之P通道MOS電晶體Mp2之閘極G係經由複數之指狀電極所形成，於各閘極指狀電極之左右，形成有形成汲極D之P型不純物領域與形成源極S之P型不純物領域。於複數之指狀電極G與複數之汲極P型不純物領域D與複數之源極P型不純物領域S之周邊，斜線網所示之絕緣分離層Iso則形成呈環型平面形狀。於絕緣分離層Iso之環型平面形狀之周圍，做為保護環Grd_Rng工作之N型不純物領域則形成呈環型平面形狀。更且，於做為保護環Grd_Rng工作之N型不純物領域之周圍，絕緣分離層Iso則形成呈環型平面形狀。
    如沿圖13(B)之平面構造之切斷線X-X'之剖面構造之圖13(C)所示，於複數之汲極P型不純物領域，供給接地端子12之低電壓端子VL，於保護環Grd_Rng之N型不純物領域與複數之源極P型不純物領域與複數之閘極‧指狀電極與N型井領域N-Well，供給電源端子11之高電壓端子VH。
    如沿圖13(B)之平面構造之切斷線Y-Y'之剖面構造之圖13(D)所示，汲極P型不純物領域係隔著複數之接點，連接於電源端子11之低電壓端子VL之電極，保護環Grd_Rng之N型不純物領域係隔著複數之接點，連接於接地端子12之高電壓端子VH之電極。
    如圖13(B)之平面構造所示，沿切斷線Y-Y'，於形成於縱長之長方形之汲極P型不純物領域D與源極P型不純物領域S，形成排列成縱長之複數之接點。又，於圖13(B)之平面構造之右邊之保護環Grd_Rng之N型不純物領域與左邊保護環Grd_Rng之N型不純物領域，形成排列成縱長之複數之接點。更且，於圖13(B)之平面構造之上邊之保護環Grd_Rng之P型不純物領域與下邊之保護環Grd_Rng之P型不純物領域，沿切斷線X-X'，形成排列成橫長之複數之接點。
    於圖13所示之電源間箝位電路15之P通道MOS電晶體Mp2之接地端子12之低電壓端子VL，在供給接地電位Vss之狀態下，假設正電壓突波脈衝電壓P_Pls施加於電源端子11之高電壓端子VH之情形。首先，可由圖13(D)之剖面構造理解，汲極P型不純物領域與N型井領域N-Well間之寄生二極體被降伏之故，於汲極P型不純物領域，從N型井領域N-Well，流入最初之突波放電電流。因此，經由此最初之突波放電電流流入N型井領域N-Well之高阻抗，N型井領域N-Well之電壓則下降。結果，可從圖13(C)之剖面構造可理解，寄生雙極電晶體Trs成為開啟狀態，於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL間，以低阻抗，流有寄生雙極電晶體Trs所成大的突波放電電流。然而，寄生雙極電晶體Trs係將汲極P型不純物領域與N型井領域N-Well與源極P型不純物領域，各別形成做為集極與基極與射極者。
    但是，經由在本發明前之本發明人之檢討，汲極P型不純物領域與N型井領域N-Well間之寄生二極體最先降伏之時，在圖13(B)之平面構造與圖13(D)之剖面構造所示弱點Wk_Sp之部分，PN接合之最初之突波放電電流之電流密度較其以外之部分之PN接合為高，得知有弱點Wk_Sp之部分被破壞之高危險性。
    圖13(B)之平面構造中，沿切斷線Y-Y'，形成呈縱長之長方形之汲極P型不純物領域D之短邊之弱點Wk_Sp之部分中，汲極P型不純物領域與保護環Grd_Rng之N型不純物領域間之距離b為小者。對此，可由沿圖13(B)之平面構造之切斷線X-X'之剖面構造之圖13(C)理解，形成呈縱長之長方形之汲極P型不純物領域D之長邊部分與保護環Grd_Rng之N型不純物領域間之距離，係成為大到閘極G之指狀電極之寬度與源極N型不純物領域之寬度與內側絕緣分離層Iso之寬度a之合計者。結果，距離b為小之縱長之長方形之短邊部分之弱點Wk_Sp部分中，與除此以外之部分相比，直列阻抗變小，最初之突波放電電流之電流密度變高，弱點Wk_Sp部分則被破壞。
    圖14係說明構成本發明之實施形態1所成電源間箝位電路15之P通道MOS電晶體Mp2之半導體裝置之圖。
    如圖14(A)之等價電路所示，構成電源間箝位電路15之P通道MOS電晶體Mp2之源極S與汲極D係各別連接於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL，閘極G與N型井領域N-Well係連接於電源端子11之高電壓端子VH。
    與圖12(B)之平面構造同樣地，如圖14(B)之平面構造所示，構成電源間箝位電路15之P通道MOS電晶體Mp2之閘極G係經由複數之指狀電極所形成，於各閘極指狀電極之左右，形成有形成汲極D之P型不純物領域與形成源極S之P型不純物領域。於複數之指狀電極G與複數之汲極P型不純物領域D與複數之源極P型不純物領域S之周邊，斜線網所示之絕緣分離層Iso則形成呈環型平面形狀。於絕緣分離層Iso之環型平面形狀之周圍，做為保護環Grd_Rng工作之N型不純物領域則形成呈環型平面形狀。更且，於做為保護環Grd_Rng工作之N型不純物領域之周圍，絕緣分離層Iso則形成呈環型平面形狀。
    與圖12(B)之平面構造同樣地，如圖14(B)之平面構造所示，於形成於縱長之長方形之汲極P型不純物領域D與源極P型不純物領域S，形成排列成縱長之複數之接點。又，於圖14(B)之平面構造之右邊之保護環Grd_Rng之N型不純物領域與左邊保護環Grd_Rng之N型不純物領域，形成排列成縱長之複數之接點。更且，於圖14(B)之平面構造之上邊之保護環Grd_Rng之N型不純物領域與下邊保護環Grd_Rng之N型不純物領域，形成排列成橫長之複數之接點。
    更且，與圖12(B)之平面構造同樣地，圖14(B)之平面構造之上邊之保護環Grd_Rng之N型不純物領域與下邊之保護環Grd_Rng之N型不純物領域中，與形成呈縱長之長方形之P型不純物領域D之短邊之弱點Wk_Sp對向之部分中之複數之接點，如虛線Del，被加以省略。因此，經由虛線Del所示複數之接點之省略，形成呈縱長之長方形之P型不純物領域D之短邊之弱點Wk_Sp之部分之直列阻抗會增加之故，可減低弱點Wk_Sp被破壞之危險性。
    圖14(C)之平面構造仍然是說明構成本發明之實施形態1所成電源間箝位電路15之P通道MOS電晶體Mp2之半導體裝置之平面構造圖。
    圖14(C)之平面構造與圖14(B)所示之平面構造之所以不同，係由於形成呈縱長之長方形之汲極P型不純物領域D之短邊之弱點Wk_Sp之部分之汲極P型不純物領域與保護環Grd_Rng之N型不純物領域間之距離b'，設定成較圖14(B)距離b為小之故。
    結果，根據圖14(C)之平面構造時，維持與圖11(B)之平面構造相同之ESD耐久量下，另一方面，較圖11(B)之平面構造之時，可減低電源間箝位電路15之N通道MOS電晶體Mn2之元件面積。
    圖15係做為本發明之比較參考例，說明經由在本發明之前之本發明人所檢討之構成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置與構成本發明之實施形態1所成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置圖。
    與圖12(A)之等價電路同樣地，如圖15(A)之等價電路所示，構成電源間箝位電路15之N通道MOS電晶體Mn2之汲極D與源極S係各別連接於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL，閘極G與P型井領域P-Well係連接於接地端子12之低電壓端子VL。
    圖15(B)之平面構造，係做為本發明之比較參考例，說明在本發明之前，經由本發明人所檢討之構成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之圖。
    與圖11(B)之平面構造比較時，圖15(B)之平面構造中，形成構成電源間箝位電路15之N通道MOS電晶體Mn2之閘極G之指狀電極之條數由4條減少到2條，基本上之半導體裝置之構成為相同的。
    圖15(B)之平面構造中，與圖11(B)之平面構造相同，在形成呈縱長之長方形之汲極N型不純物領域D之短邊之弱點Wk_Sp之部分中，汲極N型不純物領域與保護環Grd_Rng之P型不純物領域間之距離為小，直列阻抗則變小，最初之突波放電電流之電流密度會變高，而被加以破壞。
    圖15(C)之平面構造係說明構成本發明之實施形態1所成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之圖。
    圖15(C)之平面構造之上邊之保護環Grd_Rng之P型不純物領域與下邊之保護環Grd_Rng之P型不純物領域中，與形成呈縱長之長方形之N型不純物領域D之短邊之弱點Wk_Sp對向之部分之複數之接點，則如虛線Del所示，被加以省略。因此，經由虛線Del所示複數之接點之省略，形成呈縱長之長方形之N型不純物領域D之短邊之弱點Wk_Sp之部分之直列阻抗會增加之故，可減低弱點Wk_Sp被破壞之危險性。如此，有關省略接點側之保護環Grd_Rng之寬度，或與對向於此形成呈縱長之長方形之N型不純物領域之間隔，可考量ESD之承受量特性之平衡而加以縮小。
    更且，圖15(C)之平面構造之上邊之保護環Grd_Rng之P型不純物領域與下邊之保護環Grd_Rng之P型不純物領域中，與做為形成呈縱長之長方形之源極S工作之N型不純物領域S對向之部分之複數之接點，亦如虛線Del所示，被加以省略。此係經由從指狀電極之條數之4條減少至2條，使得N通道MOS電晶體Mn2之單元寬度減少，ESD耐久量亦減少之故，增加弱點Wk_Sp之部分之直列阻抗而成者。
    圖16係做為本發明之比較參考例，說明經由在本發明之前之本發明人所檢討之構成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置與構成本發明之實施形態1所成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置圖。
    與圖12(A)之等價電路同樣地，如圖16(A)之等價電路所示，構成電源間箝位電路15之N通道MOS電晶體Mn2之汲極D與源極S係各別連接於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL，閘極G與P型井領域P-Well係連接於接地端子12之低電壓端子VL。
    圖16(B)之平面構造，係做為本發明之比較參考例，說明在本發明之前，經由本發明人所檢討之構成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之圖。
    與圖15(B)之平面構造比較時，圖16(B)之平面構造中，雖然形成構成電源間箝位電路15之N通道MOS電晶體Mn2之閘極G之指狀電極之條數由2條減少到1條，但基本上之半導體裝置之構成為相同的。
    圖16(B)之平面構造中，與圖15(B)之平面構造相同，在形成呈縱長之長方形之汲極N型不純物領域D之短邊之弱點Wk_Sp之部分中，汲極N型不純物領域與保護環Grd_Rng之P型不純物領域間之距離為小，直列阻抗則變小，最初之突波放電電流之電流密度會變高，而被加以破壞。
    圖16(C)之平面構造係說明構成本發明之實施形態1所成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之圖。
    圖16(C)之平面構造之上邊之保護環Grd_Rng之P型不純物領域與下邊之保護環Grd_Rng之P型不純物領域中，與形成呈縱長之長方形之N型不純物領域D之短邊之弱點Wk_Sp對向之部分之複數之接點，則如虛線Del所示，被加以省略。因此，經由虛線Del所示複數之接點之省略，形成呈縱長之長方形之N型不純物領域D之短邊之弱點Wk_Sp之部分之直列阻抗會增加之故，可減低弱點Wk_Sp被破壞之危險性。如此，有關省略接點側之保護環Grd_Rng之寬度，或與對向於此形成呈縱長之長方形之N型不純物領域之間隔，可考量ESD之承受量特性之平衡而加以縮小。
    更且，圖16(C)之平面構造之上邊之保護環Grd_Rng之P型不純物領域與下邊之保護環Grd_Rng之P型不純物領域中，與做為形成呈縱長之長方形之源極S工作之N型不純物領域S對向之部分之複數之接點，亦如虛線Del所示，被加以省略。此係經由從指狀電極之條數之2條減少至1條，使得N通道MOS電晶體Mn2之單元寬度減少，ESD耐久量亦減少之故，增加弱點Wk_Sp之部分之直列阻抗而成者。
    圖17係說明構成本發明之實施形態1所成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之圖。
    與圖16(A)之等價電路同樣地，如圖17(A)之等價電路所示，構成電源間箝位電路15之N通道MOS電晶體Mn2之汲極D與源極S係各別連接於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL，閘極G與P型井領域P-Well係連接於接地端子12之低電壓端子VL。
    與圖16(B)之平面構造比較時，如圖17(B)之平面構造與圖17(C)之剖面構造所示，於內部之保護環Grd_Rng之P型不純物領域之周邊，以斜線網所示之內部之絕緣分離層Iso則以環形平面形狀加以形成，於內部之絕緣分離層Iso之周邊，外部之保護環Grd_Rng之N型不純物領域則以環形平面形狀加以形成。如圖17(B)之平面構造與圖17(C)之剖面構造所示，外部之保護環Grd_Rng之N型不純物領域與N型井領域N-Well，係連接於可供給適切之高電壓之電壓供給電極Nsub。
    因此，根據圖17所示本發明之實施形態1所成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置時，經由對於內部之保護環Grd_Rng之P型不純物領域與內部之P型井領域P-Well之接地端子12之低電壓端子VL之供電，和對於外部之保護環Grd_Rng之N型不純物領域與外部之N型井領域N-Well之適切高電壓之供電，藉由從環之外部之雜音，可減低形成於環內部之電源間箝位電路15之N通道MOS電晶體Mn2被閂鎖破壞之危險性。即，圖16(C)所示平面構造與圖17(B)所示平面構造中，上邊之保護環Grd_Rng之P型不純物領域與下邊之保護環Grd_Rng之P型不純物領域中，如虛線Del所示，完全省略複數之接點之故，有在此省略部分雜音傳達之危險性。但是，經由圖17所示本發明之實施形態1所成雙重保護環構造，可解決此問題。
    又，P通道MOS電晶體Mp2中，為提升閂鎖承受性或雜訊承受性等，以雙重保護環構造加以構成之時，如圖18所示，於內部之保護環Grd_Rng之N型不純物領域之周邊，以斜線網所示之內部之絕緣分離層Iso則以環型平面形狀加以形成，於內部之絕緣分離層Iso之周邊，外部之保護環Grd_Rng之P型不純物領域則以環型平面形狀加以形成。如圖18(B)之平面構造與圖18(C)之剖面構造所示，外部之保護環Grd_Rng之P型不純物領域與P型井領域P-Well，係連接於可供給適切之高電壓之電壓供給電極Psub。
    圖19係做為本發明之比較參考例，說明在本發明之前，經由本發明人所檢討之構成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之圖。
    與圖11(A)之等價電路相同，如圖19(A)之等價電路所示，構成電源間箝位電路15之N通道MOS電晶體Mn2之汲極D與源極S係各別連接於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL，閘極G與P型井領域P-Well係連接於接地端子12之低電壓端子VL。
    做為圖19所示本發明之比較參考例之N通道MOS電晶體Mn2，與圖11所示本發明之前經由本發明人所檢討之N通道MOS電晶體Mn2不同之處，乃如下之部分。
    即，如圖19(B)之平面構造和圖19(C)之剖面構造和圖19(D)之剖面構造所示，於複數之汲極N型不純物領域D之表面和複數之源極N型不純物領域S之表面和做為保護環Grd_Rng工作之P型不純物領域之表面，形成鈷矽化物CoSi。為解決由於半導體積體電路之半導體製造製程之微細化，MOS電晶體之元件尺寸被縮小，源極領域或汲極領域或閘極電極之寄生阻抗會增加，而導致MOS電晶體之動作速度變慢之問題，使用高熔點金屬之鈷Co與矽Si之低阻抗合金之鈷矽化物CoSi。
    但是，可從圖19(B)之平面構造和圖19(C)之剖面構造和圖19(D)之剖面構造可理解，僅於做為形成呈縱長之長方形之源極S之N型不純物領域S之中央部分之表面和做為形成呈縱長之長方形之汲極D之N型不純物領域D之中央部分之表面，形成鈷矽化物CoSi。因此，與周邊之絕緣分離層Iso接觸之N型不純物領域S之周邊部分之表面與N型不純物領域D之周邊部分之表面，不形成鈷矽化物CoSi。未形成鈷矽化物CoSi之部分，係記載於上述專利文獻1之矽化物區塊。即，矽化物區塊由於未形成矽化物，可部分增大寄生阻抗，增大ESD耐久量。
    但是，圖19所示本發明之比較參考例之N通道MOS電晶體Mn2雖然使用矽化物區塊，全然與圖11(B)之平面構造和圖11(D)之剖面構造相同，在圖19(B)之平面構造和圖19(D)之剖面構造所示弱點Wk_Sp之部分，使PN接合之最初之突波放電電流之電流密度較其以外部分之PN接合為高，可知弱點Wk_Sp之部分被破壞之危險性為高。
    此圖19(B)之平面構造中，弱點Wk_Sp，係存在於做為形成呈縱長之長方形之汲極之N型不純物領域D之短邊部分者。
    圖20係說明構成本發明之實施形態1所成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之圖。
    與圖19(A)之等價電路相同，如圖20(A)之等價電路所示，構成電源間箝位電路15之N通道MOS電晶體Mn2之汲極D與源極S係各別連接於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL，閘極G與P型井領域P-Well係連接於接地端子12之低電壓端子VL。
    圖20所示本發明之實施形態1所成構成電源間箝位電路15之N通道MOS電晶體Mn2，與圖19所示本發明之前經由本發明人所檢討之N通道MOS電晶體Mn2不同之處，係如下所述之部分。
    首先，於圖20(B)之平面構造，弱點Wk_Sp係存在於做為形成呈縱長之長方形之汲極之N型不純物領域D之短邊之部分。更且，此短邊之部分中，與周邊之絕緣分離層Iso接觸之做為汲極之N型不純物領域D之周邊部分之表面，亦形成鈷矽化物CoSi。因此，於此短邊部分，未形成直列阻抗為高之矽化物區塊之故，此短邊部分之ESD耐久量則下降。又，於此短邊之部分，在矽化物區塊之寬度設定成極小之情形下，ESD耐久量亦大幅下降。
    另一方面，可由圖20(B)之平面構造理解，上邊之保護環Grd_Rng之P型不純物領域與下邊之保護環Grd_Rng之P型不純物領域中，與形成呈縱長之長方形之N型不純物領域D之短邊之弱點Wk_Sp對向之部分之複數之接點，則如虛線Del所示，被完全省略。因此，經由虛線Del所示上邊之保護環Grd_Rng與下邊之保護環Grd_Rng之複數之接點之完全省略，形成呈縱長之長方形之N型不純物領域D之短邊之弱點Wk_Sp之部分之直列阻抗則增加，可減低弱點Wk_Sp被破壞之危險性。如此，有關省略接點側之保護環Grd_Rng之寬度，或與對向於此形成呈縱長之長方形之N型不純物領域之間隔，可考量ESD之承受量特性之平衡而加以縮小。 〔實施形態2〕 《電源保護電路之半導體裝置》
    圖21係做為本發明之比較參考例，說明在本發明之前，經由本發明人所檢討之構成電源保護電路16之第3二極體D3之半導體裝置圖。經由本發明前之本發明人之檢討，在示於圖21(B)之平面構造與圖21(D)之剖面構造之弱點Wk_Sp之部分，使PN接合之突波放電電流之電流密度較其他以外之部分之PN接合為高，可知弱點Wk_Sp之部分被破壞之危險性變高。
    圖23係說明構成本發明之實施形態2所成電源保護電路16之第3二極體D3之半導體裝置之圖。
    與圖21(A)之等價電路相同地，圖23(A)之等價電路中，構成電源保護電路16之第3二極體D3之陰極與陽極係各別連接於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL。
    圖23所示本發明之實施形態2所成構成電源保護電路16之第3二極體D3，與圖21所示本發明之前經由本發明人所檢討之構成電源保護電路16之第3二極體D3不同之處，係如下所述之部分。
    即，可由圖23(B)之平面構造理解，上邊之保護環Grd_Rng之P型不純物領域與下邊之保護環Grd_Rng之P型不純物領域中，與形成有形成呈縱長之長方形之陰極K之N型不純物領域之短邊之弱點Wk_Sp對向之部分之複數之接點，則如虛線Del所示，被加以省略。因此，經由虛線Del所示複數之接點之省略，形成呈縱長之長方形之陰極K之N型不純物領域D之短邊之弱點Wk_Sp之部分之直列阻抗會增加之故，可減低弱點Wk_Sp被破壞之危險性。
    圖23(C)之平面構造仍然是說明構成本發明之實施形態2所成電源保護電路16之第3二極體D3之半導體裝置之平面構造圖。
    圖23(C)之平面構造與圖23(B)所示之平面構造之所以不同，係由於形成呈縱長之長方形之陰極K之N型不純物領域之短邊之弱點Wk_Sp之部分之陰極K之N型不純物領域與保護環Grd_Rng之P型不純物領域間之距離b'，設定成較圖23(B)之情形之距離b為小之故。
    結果，根據圖23(C)之平面構造時，維持與圖21(B)之平面構造相同之ESD耐久量下，另一方面，較圖21(B)之平面構造之時，可減低構成電源保護電路16之第3二極體D3之元件面積。
    圖25係做為本發明之比較參考例，說明在本發明之前，經由本發明人所檢討之構成電源保護電路16之第3二極體D3之半導體裝置圖。
    與圖23(A)之等價電路相同地，圖25(A)之等價電路中，構成電源保護電路16之第3二極體D3之陰極與陽極係各別連接於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL。
    圖25(B)係第3二極體D3之平面構造，圖25(C)係沿圖25(B)之平面構造之切斷線X-X'的剖面構造，圖25(D)係沿圖25(B)之平面構造之切斷線Y-Y'的剖面構造。如圖25(C)與圖25(D)之剖面構造所示，在形成於P型基板Psub上之P型井領域P-Well，形成成為第3二極體D3之陽極的N型不純物領域。於成為第3二極體D3之陰極之N型不純物領域之周圍，斜線網所示之絕緣分離層Iso則形成呈環型平面形狀。於環型平面形狀之周圍，成為第3二極體D3之陽極之P型不純物領域則形成呈環型平面形狀。更且，於成為環型平面形狀之第3二極體D3之陽極之P型不純物領域之周圍，斜線網所示之絕緣分離層Iso則形成呈環型平面形狀。
    即，如圖25(B)之平面構造和圖25(C)之剖面構造和圖25(D)之剖面構造所示，於成為環之中央之第3二極體D3之陰極之N型不純物領域之表面、和做為保護環Grd_Rng與第3二極體D3之陽極工作之P型不純物領域之表面，形成鈷矽化物CoSi。
    但是，可由圖25(B)之平面構造和圖25(C)之剖面構造和圖25(D)之剖面構造理解，僅於於成為環之中央之第3二極體D3之陰極之N型不純物領域之中央部分，形成鈷矽化物CoSi。另一方面，與周邊之絕緣分離層Iso接觸之N型不純物領域之周邊部分之表面，係未形成鈷矽化物CoSi。即，經由使用矽化物區塊，可部分增大寄生阻抗，增大ESD耐久量。
    但是，圖25所示本發明之比較參考例之電源保護電路16之第3二極體D3雖然使用矽化物區塊，在圖25(B)之平面構造和圖25(D)之剖面構造所示弱點Wk_Sp之部分，使PN接合之最初之突波放電電流之電流密度較其以外部分之PN接合為高，可知弱點Wk_Sp之部分被破壞之危險性為高。示於圖25(B)之平面構造之弱點Wk_Sp，係存在於成為形成呈縱長之長方形之第3二極體D3之陰極之N型不純物領域D之短邊。
    如圖25(B)之平面構造所示，在成為形成呈縱長之長方形之第3二極體D3之陰極的N型不純物領域之4個角部分中，產生強電場之故，較平行對向部分之逆方向電流為大之逆方向電流，會流到4個角部分。假定流到角部分之大逆方向電流之一半與殘留的一半，各別流到短邊部分與長邊部分時，短邊部分之電流增加量則較長邊部分之電流增加量為大。結果，成為形成呈縱長之長方形之第3二極體D3之陰極的N型不純物領域之短邊部分則成為弱點Wk_Sp，突波放電電流之電流密度變高，而被加以破壞。
    圖27係說明構成本發明之實施形態2所成電源保護電路16之第3二極體D3之半導體裝置之圖。
    與圖25(A)之等價電路相同地，圖27(A)之等價電路中，構成電源保護電路16之第3二極體D3之陰極與陽極係各別連接於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL。
    圖27所示本發明之實施形態2所成構成電源保護電路16之第3二極體D3，與圖25所示本發明之前經由本發明人所檢討之構成電源保護電路16之第3二極體D3不同之處，係如下所述之部分。
    即，可由圖27(B)之平面構造理解，於成為接近上邊之保護環Grd_Rng之P型不純物領域的第3二極體D3之陰極的N型不純物領域之上部短邊之表面，形成鈷矽化物CoSi，另一方面，於成為接近下邊之保護環Grd_Rng之P型不純物領域的第3二極體D3之陰極的N型不純物領域之下部短邊之表面，未形成鈷矽化物CoSi。結果，成為接近上邊之保護環Grd_Rng之P型不純物領域的第3二極體D3之陰極的N型不純物領域之上部短邊，則成為弱點Wk_Sp。因此，上邊之保護環Grd_Rng之P型不純物領域中，與成為第3二極體D3之陰極的N型不純物領域之上部短邊對向之部分之複數之接點，如虛線Del所示，完全被省略。因此，經由虛線Del所示上邊之保護環Grd_Rng之複數之接點之完全省略，形成呈縱長之長方形之N型不純物領域之上部短邊之弱點Wk_Sp之部分之直列阻抗則增加，可減低弱點Wk_Sp被破壞之危險性。
    又，此時，經由增加鈷矽化物領域CoSi之尺寸及接點數，亦可提升電流能力。
    更且，不變更圖25所示鈷矽化物領域CoSi之尺寸，如圖27在於成為接近於上邊之保護環Grd_Rng之P型不純物領域的第3二極體D3之陰極的N型不純物領域之上部短邊，使鈷矽化物領域CoSi接近，經由將複數之接點如虛線Del完全省略，可不減低弱點Wk_Sp之破壞承受量，使元件之尺寸變小。
    然而，有關省略接點側之保護環Grd_Rng之寬度，或與對向於此之陰極側之N型不純物領域之間隔，可考量ESD之承受量特性之平衡而加以縮小。
    圖29係說明構成本發明之實施形態2所成電源保護電路16之第3二極體D3之半導體裝置之圖。
    與圖27(A)之等價電路相同地，圖29(A)之等價電路中，構成電源保護電路16之第3二極體D3之陰極與陽極係各別連接於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL。
    圖29所示本發明之實施形態2所成構成電源保護電路16之第3二極體D3，與圖25所示本發明之前經由本發明人所檢討之構成電源保護電路16之第3二極體D3不同之處，係如下所述之部分。
    即，可由圖29(B)之平面構造理解，於成為接近上邊之保護環Grd_Rng之P型不純物領域的第3二極體D3之陰極的N型不純物領域之上部短邊，使用寬度最窄，直列阻抗最小之鈷矽化物CoSi。更且，於成為接近下邊之保護環Grd_Rng之P型不純物領域的第3二極體D3之陰極的N型不純物領域之下部短邊，使用寬度第2窄，直列阻抗第2低之鈷矽化物CoSi。因此，接近上邊之保護環Grd_Rng之P型不純物領域的N型不純物領域之上部短邊，則成為最弱之弱點Wk_Sp，接近下邊之保護環Grd_Rng之P型不純物領域的N型不純物領域之下部短邊，則成為第2弱之弱點Wk_Sp。因此，上邊之保護環Grd_Rng之P型不純物領域中，與最弱之弱點Wk_Sp對向之部分之複數之接點則如虛線Del所示完全省略，下邊之保護環Grd_Rng之P型不純物領域中，與第2弱之弱點Wk_Sp對向之部分之複數之接點則如虛線Del所示僅省略1行份。比例於省略之程度而增加直列阻抗之故，可減低弱點Wk_Sp被破壞之危險性。
    又，此時，經由增加鈷矽化物領域CoSi之尺寸及接點數，亦可提升電流能力。
    更且，圖25中不變更鈷矽化物領域CoSi之尺寸，經由成為圖29(B)所示之上述形狀，可不減低弱點Wk_Sp之破壞承受量下，可使元件之尺寸變小。
    更且，有關省略接點側之保護環Grd_Rng之寬度，或與對向於此之陰極側之N型不純物領域之間隔，可考量ESD之承受量特性之平衡而加以縮小。
    圖31係說明構成本發明之實施形態2所成電源保護電路16之第3二極體D3之半導體裝置之圖。
    與圖29(A)之等價電路相同地，圖31(A)之等價電路中，構成電源保護電路16之第3二極體D3之陰極與陽極係各別連接於電源端子11之高電壓端子VH與接地端子12之低電壓端子VL。
    圖31所示本發明之實施形態2所成構成電源保護電路16之第3二極體D3，與圖25所示本發明之前經由本發明人所檢討之構成電源保護電路16之第3二極體D3不同之處，係如下所述之部分。
    即，可由圖31(B)之平面構造理解，於成為接近上邊之保護環Grd_Rng之P型不純物領域的第3二極體D3之陰極的N型不純物領域之上部短邊之表面，形成鈷矽化物CoSi，，於成為接近下邊之保護環Grd_Rng之P型不純物領域的第3二極體D3之陰極的N型不純物領域之下部短邊之表面，亦形成鈷矽化物CoSi。結果，成為接近上邊之保護環Grd_Rng之P型不純物領域的第3二極體D3之陰極的N型不純物領域之上部短邊，和成為接近下邊之保護環Grd_Rng之P型不純物領域的第3二極體D3之陰極的N型不純物領域之下部短邊之2處所則成為弱點Wk_Sp。因此，上邊之保護環Grd_Rng之P型不純物領域中，與成為第3二極體D3之陰極的N型不純物領域之上部短邊對向之部分之複數之接點，如虛線Del所示，完全被省略。同樣地，下邊之保護環Grd_Rng之P型不純物領域中，與成為第3二極體D3之陰極的N型不純物領域之下部短邊對向之部分之複數之接點，如虛線Del所示，完全被省略。因此，經由虛線Del所示上邊和下邊之保護環Grd_Rng之複數之接點之完全省略，形成呈縱長之長方形之N型不純物領域D之上部短邊和下部短邊之弱點Wk_Sp之部分之直列阻抗則增加，可減低上部短邊和下部短邊之弱點Wk_Sp被破壞之危險性。
    又，此時，經由增加鈷矽化物領域CoSi之尺寸及接點數，亦可提升電流能力。
    更且，不變更圖25所示鈷矽化物領域CoSi之尺寸，如圖31在於成為接近於上邊之保護環Grd_Rng之P型不純物領域的第3二極體D3之陰極的N型不純物領域之上部短邊，使鈷矽化物領域CoSi接近，在於成為接近於下邊之保護環Grd_Rng之P型不純物領域的第3二極體D3之陰極的N型不純物領域之下部短邊，使鈷矽化物領域CoSi接近，經由將複數之接點如虛線Del完全省略，可不減低弱點Wk_Sp之破壞承受量，使元件之尺寸變小。
    然而，有關省略接點側之保護環Grd_Rng之寬度，或與對向於此之陰極側之N型不純物領域之間隔，可考量ESD之承受量特性之平衡而加以縮小。
    然而，上述圖21、圖23、圖25、圖27、圖29、圖31係說明使用P型井領域P-Well構造之二極體，但如圖22、圖24、圖26、圖28、圖30、圖32所示，於使用令N型不純物領域與P型不純物領域為相反之N型井領域N-Well之構造的二極體中亦然相同。然後，晶片之佈局中，可構成並列配置使用P型井領域P-Well構造之二極體與使用N型井領域N-Well之構造的二極體的二極體。 〔實施形態3〕 《開關電路之半導體裝置》
    圖33係做為本發明之比較參考例，說明在本發明之前，經由本發明人所檢討之構成開關電路17之N通道MOS電晶體Mn3之半導體裝置之圖。
    圖33所示開關電路17係例如使用為構成DC/DC轉換器之電荷幫浦型或切換式電容轉換型開關電路之開關MOS電晶體電路。因此，含於圖33所示開關電路17之N通道MOS電晶體Mn3係經由返復於半導體積體電路之外部電容，充電預充電電壓的預充電動作、和於電源電壓，重疊預充電電壓，生成昇壓電壓之提升動作，執行昇壓動作。另一方面，實際之DC/DC轉換器係經由將圖33所示開關電路17之N通道MOS電晶體Mn3和1個外部電容之直列連接做為單元電路，直列連接複數之單位電路加以構成。此時，示於圖33(A)之等價電路之開關電路17之N通道MOS電晶體Mn3之汲極D和閘極G和源極S和P型井領域P-Well，係經由各別不同之電壓位準VD、VG、VS、VP-Well加以驅動。
    如圖33(B)之平面構造所示，構成開關電路17之N通道MOS電晶體Mn3之閘極G係經由複數之指狀電極所形成，於各閘極指狀電極之左右，形成有形成汲極D之N型不純物領域與形成源極S之N型不純物領域。於複數之指狀電極G與複數之汲極N型不純物領域D與複數之源極N型不純物領域S之周邊，斜線網所示之絕緣分離層Iso則形成呈環型平面形狀。於絕緣分離層Iso之環型平面形狀之周圍，做為保護環Grd_Rng工作之P型不純物領域則形成呈環型平面形狀。更且，於做為保護環Grd_Rng工作之P型不純物領域之周圍，絕緣分離層Iso則形成呈環型平面形狀。又，保護環Grd_Rng之P型不純物領域，係由於供電P型井領域P-Well為目的、和減低從形成於保護環Grd_Rng之內部之N通道MOS電晶體Mn3之雜音之圖1所示半導體積體電路1之內部電路的傳達量為目的、和減低經由來自圖1所示半導體積體電路1之內部電路之雜音，使形成形成於保護環Grd_Rng之內部之N通道MOS電晶體Mn3被閂鎖破壞之危險性為目的而形成者。
    如沿圖33(B)之平面構造之切斷線X-X'之剖面構造之圖33(C)所示，於複數之汲極N型不純物領域，供給汲極驅動電壓VD，於保護環Grd_Rng之P型不純物領域與P型井領域P-Well，供給井驅動電壓VP-Well，於複數之源極N型不純物領域，供給源極驅動電壓VS，於複數之閘極、指狀電極G，供給閘極驅動電壓VG。
    如沿圖33(B)之平面構造之切斷線Y-Y'之剖面構造之圖33(D)所示，於汲極N型不純物領域，隔著複數之接點，供給汲極驅動電壓VD，保護環Grd_Rng之P型不純物領域係隔著複數之接點，供給井驅動電壓VP-Well。
    如圖33(B)之平面構造所示，於形成呈縱長之長方形之汲極N型不純物領域D與源極N型不純物領域S，形成排列成縱長之複數之接點。又，於圖33(B)之平面構造之右邊之保護環Grd_Rng之P型不純物領域與左邊保護環Grd_Rng之P型不純物領域，形成排列成縱長之複數之接點。更且，於圖33(B)之平面構造之上邊之保護環Grd_Rng之P型不純物領域與下邊保護環Grd_Rng之P型不純物領域，形成排列成橫長之複數之接點。
    於圖33所示開關電路17之N通道MOS電晶體Mn3中，假定於P型井領域P-Well和汲極N型不純物領域D間之PN接合，以及於P型井領域P-Well和源極N型不純物領域S間之PN接合，施加大的逆方向之突波電壓之情形。可由圖33(D)之剖面構造理解，P型井領域P-Well和汲極N型不純物領域D間之PN接合，以及於P型井領域P-Well和源極N型不純物領域S間之PN接合則被降伏，於此等PN接合，流有突波電流。
    但是，經由在本發明前之本發明人之檢討，於圖33所示開關電路17之N通道MOS電晶體Mn3之寄生二極體被降伏之時，在圖33(B)之平面構造與圖33(D)之剖面構造所示Wk_Sp，PN接合之突波放電電流之電流密度較其以外之部分之PN接合為高，可得知有弱點Wk_Sp之部分被破壞之高危險性。即，示於圖33(B)之平面構造之10處所之弱點Wk_Sp，係成為形成呈縱長之長方形之源極之N型不純物領域S之短邊部分、和形成呈縱長之長方形之汲極之N型不純物領域D之短邊部分者。其理由係縱長之長方形之4個角部分之電流影響所造成短邊部分之電流增加量較長邊部分之電流增加量為大之緣故。
    圖34係說明本發明之實施形態3所成開關電路17之N通道MOS電晶體Mn3之半導體裝置之圖。
    與圖33(A)之等價電路相同，如圖34(A)之等價電路所示，開關電路17之N通道MOS電晶體Mn3之汲極D和閘極G和源極S和P型井領域P-Well，係經由各別不同之電壓位準VD、VG、VS、VP-Well加以驅動。
    與圖33(B)之平面構造同樣地，如圖34(B)之平面構造所示，開關電路17之N通道MOS電晶體Mn3之閘極G係經由複數之指狀電極所形成，於各閘極指狀電極之左右，形成有形成汲極D之N型不純物領域與形成源極S之N型不純物領域。於複數之指狀電極G與複數之汲極N型不純物領域D與複數之源極N型不純物領域S之周邊，斜線網所示之絕緣分離層Iso則形成呈環型平面形狀。於絕緣分離層Iso之環型平面形狀之周圍，做為保護環Grd_Rng工作之P型不純物領域則形成呈環型平面形狀。更且，於做為保護環Grd_Rng工作之P型不純物領域之周圍，絕緣分離層Iso則形成呈環型平面形狀。又，保護環Grd_Rng之P型不純物領域，係由於供電P型井領域P-Well為目的、和減低從形成於保護環Grd_Rng之內部之N通道MOS電晶體Mn3之雜音之圖1所示半導體積體電路1之內部電路的傳達量為目的、和減低經由來自圖1所示半導體積體電路1之內部電路之雜音，使形成形成於保護環Grd_Rng之內部之N通道MOS電晶體Mn3被閂鎖破壞之危險性為目的而形成者。
    與圖33(B)之平面構造同樣地，如圖34(B)之平面構造所示，於形成呈縱長之長方形之汲極N型不純物領域D與源極N型不純物領域S，形成排列成縱長之複數之接點。又，於圖34(B)之平面構造之右邊之保護環Grd_Rng之P型不純物領域與左邊保護環Grd_Rng之P型不純物領域，形成排列成縱長之複數之接點。更且，於圖34(B)之平面構造之上邊之保護環Grd_Rng之P型不純物領域與下邊保護環Grd_Rng之P型不純物領域，形成排列成橫長之複數之接點。
    但是，與圖33(B)之平面構造不同，圖34(B)之平面構造之上邊之保護環Grd_Rng之P型不純物領域與下邊之保護環Grd_Rng之P型不純物領域中，與形成呈縱長之長方形之汲極N型不純物領域D及源極N型不純物領域S之短邊之弱點Wk_Sp對向之部分中之複數之接點，如虛線Del，被加以省略。因此，經由虛線Del所示複數之接點之省略，形成呈縱長之長方形之汲極N型不純物領域D及源極N型不純物領域S之短邊之弱點Wk_Sp之部分之直列阻抗會增加之故，可減低合計10個之弱點Wk_Sp被破壞之危險性。
    圖34(C)之平面構造仍然是說明構成本發明之實施形態3所成開關電路17之N通道MOS電晶體Mn3之半導體裝置之平面構造圖。
    圖34(C)之平面構造與圖34(B)所示之平面構造之所以不同，係由於形成呈縱長之長方形之汲極N型不純物領域D及源極N型不純物領域S之短邊之弱點Wk_Sp之部分之汲極N型不純物領域及源極N型不純物領域S與保護環Grd_Rng之P型不純物領域間之距離b'，設定成較圖34(B)之情形之距離b為小之故。
    結果，根據圖34(C)之平面構造時，維持與圖33(B)之平面構造相同之ESD耐久量下，另一方面，較圖33(B)之平面構造之時，可減低開關電路17之N通道MOS電晶體Mn3之元件面積。 〔實施形態4〕 《靜電保護電路之半導體裝置》
    圖35係說明本發明之實施形態4所成靜電保護電路13之第1二極體D1與第2二極體D2之半導體裝置之圖。
    圖35所示本發明之實施形態4所成靜電保護電路13之第1二極體D1和第2二極體D2之半導體裝置，與圖3所示本發明之前經由本發明人所檢討之靜電保護電路13之第1二極體D1和第2二極體D2之半導體裝置之第1不同之處，係以下所述之部分。
    即，可由圖35(B)之平面構造理解，上邊之保護環Grd_Rng之N型不純物領域與下邊之保護環Grd_Rng之N型不純物領域中，與形成有形成呈縱長之長方形之第1二極體D1之陰極之P型不純物領域之短邊之弱點Wk_Sp對向之部分之複數之接點，則如虛線Del所示，完全加以省略。更且，可由圖35(C)之平面構造理解，上邊之保護環Grd_Rng之P型不純物領域與下邊之保護環Grd_Rng之P型不純物領域中，與形成有形成呈縱長之長方形之第2二極體D2之陰極之N型不純物領域之短邊之弱點Wk_Sp對向之部分之複數之接點，則如虛線Del所示，完全加以省略。結果，經由虛線Del所示複數之接點之省略，在形成有形成呈縱長之第1二極體D1之陽極之P型不純物領域之短邊部分之弱點Wk_Sp和形成有形成呈縱長之第2二極體D2之陽極之N型不純物領域之短邊部分之弱點Wk_Sp，直列阻抗會增加之故，可減低弱點Wk_Sp被破壞之危險性。
    更且，圖35所示本發明之實施形態4所成靜電保護電路13之第1二極體D1和第2二極體D2之半導體裝置，與圖5所示本發明之前經由本發明人所檢討之靜電保護電路13之第1二極體D1和第2二極體D2之半導體裝置之第2不同之處，係下述之部分。
    即，由圖35(B)之平面構造可理解，於第1二極體D1之內部之保護環Grd_Rng之N型不純物領域之周邊，以斜線網所示之中間部之絕緣分離層Iso則以環形平面形狀加以形成，於中間部之絕緣分離層Iso之周邊，外部之保護環Grd_Rng之P型不純物領域則以環形平面形狀加以形成，外部之保護環Grd_Rng之P型不純物領域之周邊，以斜線網所示之外部之絕緣分離層Iso則以環形平面形狀加以形成。外部之右側之保護環Grd_Rng之P型不純物領域中，與形成呈縱長之長方形之內部保護環Grd_Rng之N型不純物領域之右側之長邊對向之部分之複數之接點，則如虛線Del所示，完全省略。同樣地，外部之左側之保護環Grd_Rng之P型不純物領域中，與形成呈縱長之長方形之內部保護環Grd_Rng之N型不純物領域之左側之長邊對向之部分之複數之接點，則如虛線Del所示，完全省略。如此，在外部之保護環Grd_Rng之P型不純物領域中，即使完全省略與內部保護環Grd_Rng之N型不純物領域之長邊對向之部分複數之接點時，外部之保護環Grd_Rng之P型不純物領域之長邊與內部之保護環Grd_Rng之N型不純物領域之長邊之平行對向寬度係成為充分為大之值之故，此部分之破壞之危險性則低。
    更且，由圖35(C)之平面構造可理解，於第2二極體D2之內部之保護環Grd_Rng之P型不純物領域之周邊，以斜線網所示之中間部之絕緣分離層Iso則以環形平面形狀加以形成，於中間部之絕緣分離層Iso之周邊，外部之保護環Grd_Rng之N型不純物領域則以環形平面形狀加以形成，於外部之保護環Grd_Rng之N型不純物領域之周邊，以斜線網所示之外部之絕緣分離層Iso則以環形平面形狀加以形成。外部之右側之保護環Grd_Rng之N型不純物領域中，與形成呈縱長之長方形之內部保護環Grd_Rng之P型不純物領域之右側之長邊對向之部分複數之接點，則如虛線Del所示，完全省略。同樣地，外部之左側之保護環Grd_Rng之N型不純物領域中，與形成呈縱長之長方形之內部保護環Grd_Rng之P型不純物領域之左側之長邊對向之部分之複數之接點，則如虛線Del所示，完全省略。如此，在外部之保護環Grd_Rng之N型不純物領域中，即使完全省略與內部保護環Grd_Rng之P型不純物領域之長邊對向之部分複數之接點時，外部之保護環Grd_Rng之N型不純物領域之長邊與內部之保護環Grd_Rng之P型不純物領域之長邊之平行對向寬度係成為充分為大之值之故，此部分之破壞之危險性則低。
    如此，根據圖35所示本發明之實施形態4時，於形成呈縱長之長方形之外部之左側與右側之保護環Grd_Rng之P型不純物領域及N型不純物領域之長邊部分中，複數之接點如虛線Del所示完全省略之故，可大幅減低靜電保護電路13之第1二極體D1與第2二極體D2之半導體裝置之元件面積。 〔實施形態5〕 《半導體積體電路之構成》
    圖36係顯示具備本發明之實施形態5所成靜電保護電路(ESD保護電路)之半導體積體電路之構成圖。
    圖36所示本發明之實施形態5所成半導體積體電路1與圖1所示本發明之實施形態1所成半導體積體電路1不同之處係端子10為輸入端子，包含直列連接於電源端子11與接地端子12間之P通道MOS電晶體Mp1與N通道MOS電晶體Mn1之電路為輸入緩衝器18，成為靜電破壞之原因之突波電壓施加於輸入端子10之時，防止輸入緩衝器18之P通道MOS電晶體Mp1與N通道MOS電晶體Mn1被破壞之電路為靜電保護電路19。
    圖36所示本發明之實施形態5所成半導體積體電路1之靜電保護電路19係包含阻抗R1和第1二極體D1和第2二極體D2，做為靜電保護電路19之第1二極體D1和第2二極體D2，可採用圖35所示本發明之實施形態4所成半導體裝置。
    更且，做為圖36所示本發明之實施形態5所成半導體積體電路1之靜電保護電路19之第1二極體D1和第2二極體D2之各二極體，可採用圖23或圖27或圖29或圖31所示本發明之實施形態2所成半導體裝置。 〔實施形態6〕 《電源間箝位電路之其他構成》
    圖37係顯示本發明之實施形態6所成半導體積體電路之電源間箝位電路15之其他之構成圖。
    即，本發明之實施形態6所成半導體積體電路係有關於含於圖1所示本發明之實施形態1或圖36所示本發明之實施形態5所成半導體積體電路1之電源間箝位電路15之其他構成者。
    上述本發明之實施形態1或本發明之實施形態5中，如圖1和圖36所示，電源間箝位電路15係包含N通道MOS電晶體Mn2與阻抗R2與二極體D4，N通道MOS電晶體Mn2之汲極與源極係各別連接於電源端子11與接地端子12，N通道MOS電晶體Mn2之閘極與源極間，並列連接有阻抗R2與二極體D4。電源間箝位電路15之N通道MOS電晶體Mn2係如圖12所示，與形成呈縱長之長方形之N型不純物領域D之短邊之弱點Wk_Sp對向之部分之複數之接點，如虛線Del所示，被加以省略。
    圖14與圖18所示本發明之實施形態1中，電源間箝位電路15係經由閘極G與源極S短路之P通道MOS電晶體Mp2所構成，如圖14與圖18所示，與形成呈縱長之長方形之P型不純物領域D之短邊之弱點Wk_Sp對向之部分之複數之接點，如虛線Del所示，被加以省略。
    圖12與圖15與圖16與圖17所示本發明之實施形態1中，電源間箝位電路15係經由使閘極G與源極S短路之N通道MOS電晶體Mn2所構成，如圖15(C)與圖16(C)與圖17(C)所示，與形成呈縱長之長方形之N型不純物領域D之短邊之弱點Wk_Sp對向之部分之複數之接點，如虛線Del所示，被加以省略
    更且，圖20所示本發明之實施形態1中，電源間箝位電路15係經由使閘極G與源極S短路之N通道MOS電晶體Mn2所構成，如圖20所示，於與形成呈縱長之長方形之N型不純物領域D之短邊中，與起因於未形成直列阻抗高之鈷矽化物CoSi之短邊之弱點Wk_Sp對向之部分之複數之接點，則如虛線Del所示，被加以省略
    對此，圖37所示本發明之實施形態6所成半導體積體電路之電源間箝位電路15係包含時間常數電路TCC和N通道MOS電晶體Mn2，N通道MOS電晶體Mn2之汲極D與源極S係各別連接於電源端子11與接地端子12，N通道MOS電晶體Mn2之閘極G與源極S間，時間常數電路TCC之輸出信號則隔著CMOS反相器Inv或直接加以供給。
    圖37(A)所示本發明之實施形態6所成電源間箝位電路15中，使時間常數電路TCC構成積分電路，以阻抗Rs和電容Cs之順序，直列連接阻抗Rs和電容Cs，阻抗Rs和電容Cs之連接節點係連接於CMOS反相器Inv之輸入端子，CMOS反相器Inv之輸出端子係連接於N通道MOS電晶體Mn2之閘極G。
    圖37(B)所示本發明之實施形態6所成電源間箝位電路15中，使時間常數電路TCC構成微分電路，以電容Cs和阻抗Rs之順序，直列連接電容Cs和阻抗Rs，電容Cs和阻抗Rs之連接節點係連接於N通道MOS電晶體Mn2之閘極G。
    圖37(A)與圖37(B)所示本發明之實施形態6所成電源間箝位電路15之N通道MOS電晶體Mn2係可採用本發明之實施形態1所成圖12和圖15和圖16和圖17和圖20之任一記載之半導體裝置之構造。即，經由與形成呈縱長之長方形之N型不純物領域D之短邊之弱點Wk_Sp對向部分之複數接點的省略，可減低弱點Wk_Sp被破壞之危險性。
    圖37(A)與圖37(B)所示本發明之實施形態6所成電源間箝位電路15，係於圖2所說明之對正電壓突波脈衝電壓P_pls之輸出端子10之施加狀態或圖36所說明之對突波電壓之輸入端子10之施加狀態中，可極具效果地防止輸出緩衝器14或輸入緩衝器18之元件破壞。即，於上述突波電壓之施加狀態，對於接地端子12之接地電位Vss，電源端子11之電源電壓Vdd係回應突波電壓，過渡性加以增大。
    圖37(A)所示本發明之實施形態6所成電源間箝位電路15，係於過渡期間之間，在構成積分電路之時間常數電路TCC之阻抗Rs和電容Cs之接點節點和電源壓壓Vdd間，經由產生電壓差，CMOS反相器Inv之輸出端子係變化成高位準，N通道MOS電晶體Mn2係控制成開啟狀態，從N通道MOS電晶體Mn2之汲極D向源極S，開始流入通道電流。更且，電源電壓Vdd之電壓上昇時，經由N通道MOS電晶體Mn2之寄生雙極電晶體成為開啟狀態，突波脈衝電壓之能量被消耗，可防止輸出緩衝器14或輸入緩衝器18被破壞。
    圖37(B)所示本發明之實施形態6所成電源間箝位電路15中，於過渡期間之間，構成微分電路之時間常數電路TCC之電容Cs和阻抗Rs之連接節點變化成高位準之故，N通道MOS電晶體Mn2係控制成開啟狀態。因此，從開啟狀態之N通道MOS電晶體Mn2之汲極D向源極S流入通道電流，更且經由N通道MOS電晶體Mn2之寄生雙極電晶體成為開啟狀態，突波脈衝電壓之能量被消耗，可防止輸出緩衝器14或輸入緩衝器18被破壞。
    圖15和圖16和圖17所示本發明之實施形態1之電源間箝位電路15之N通道MOS電晶體Mn2係經由寄生雙極電晶體之動作，消耗突波脈衝電壓之能量之故，破壞防止動作可能會變得不確實。相較於此，圖37(A)和圖37(B)所示本發明之實施形態6之電源間箝位電路15中，N通道MOS電晶體Mn2係最初經由場效電晶體之通道電流，消耗突波脈衝電壓之能量之故，破壞防止動作可變得確實。
    更且，圖37所示本發明之實施形態6所成半導體積體電路之電源間箝位電路15之輸出部之MOS電晶體，非僅限定於N通道MOS電晶體，可使用圖14和圖8所示本發明之實施形態1所說明之P通道MOS電晶體Mp2。於此時，P通道MOS電晶體Mp2之源極與汲極係各別連接於電源端子11和接地端子12，於P通道MOS電晶體Mp2之閘極與源極間，時間常數電路TCC之輸出信號則隔著CMOS反相器Inv或直接加以供給者。
    圖37(A)所示本發明之實施形態6所成電源間箝位電路15中，使用經由積分電路構成之時間常數電路TCC與P通道MOS電晶體Mp2時，則省略COMS反相器Inv。相反地，圖37(B)所示本發明之實施形態6所成電源間箝位電路15中，使用經由微分電路構成之時間常數電路TCC與P通道MOS電晶體Mp2時，則追加COMS反相器Inv。 〔實施形態7〕 《解耦電容之構成》
    圖38係顯示本發明之實施形態7所成半導體積體電路之解耦電容之半導體裝置之構成圖。
    圖38所示本發明之實施形態7所成解耦電容Cd係連接於圖1所示本發明之實施形態1或圖36所示本發明之實施形態5所成半導體積體電路1之電源端子11和接地端子12間者。即，於半導體積體電路1之電源端子11與接地端子12間，經由連接解耦電容Cd，可減低電源端子11之電源電壓Vdd之漣波成分，可減輕起因於輸出緩衝器14或輸入緩衝器18或未圖示之CMOS內部電路之漣波成分的誤動作之機率。更且，解耦電容Cd係在於對輸出端子10之突波電壓之施加狀態，或對輸入端子10之突波電壓之施加狀態，吸收突波脈衝電壓之能量之故，可防止輸出緩衝器14或輸入緩衝器18或未圖示之CMOS內部電路被破壞。更且，關於高位準之突波電壓，電源間箝位電路15則消耗突波脈衝電壓之能量防止輸出緩衝器14或輸入緩衝器18或未圖示之CMOS內部電路被破壞。
    如圖38(A)所示等價電路，構成解耦電容Cd之MOS電容係包含與電源端子11連接之金屬電極M、及與接地端子12連接之半導體S、連接於金屬電極M與半導體S間之氧化膜O。金屬電極M係與端子T1連接，半導體S係與端子T2連接，半導體S係連接於寄生二極體Dp之陽極，寄生二極體Dp之陽極係與端子T3連接。
    如圖38(B)之平面構造所示，與端子T1連接之MOS電容之金屬電極M係經由單一電極加以構成，於金屬電極M之單一電極之左右，形成與端子T2連接之N型不純物領域。於左右之N型不純物領域之周邊，以斜線網所示之絕緣分離層Iso則以環型平面構造加以形成，於絕緣分離層Iso之周邊，做為保護環Grd_Rng工作之P型不純物領域則以環型平面構造加以形成。更且，於做為保護環Grd_Rng工作之P型不純物領域之周圍，以斜線網所示絕緣分離層Iso則以環型平面形狀構造加以形成。又，保護環Grd_Rng之P型不純物領域，係由於供電P型井領域P-Well為目的、和防止來自半導體積體電路1之內部電路之雜音，傳達到形成於保護環Grd_Rng之內部之MOS電容之半導體S為目的而形成者。
    如沿圖38(B)之平面構造之切斷線X-X'之剖面構造之圖38(C)所示，MOS電容之單一之金屬電極M係與端子T1連接，左右之N型不純物領域係與端子T2連接，保護環Grd_Rng之P型不純物領域係與端子T3連接。
    如沿圖38(B)之平面構造之切斷線Y-Y'之剖面構造之圖38(D)所示，於P型井領域P-Well之上部，形成氧化膜O與金屬電極M之層積構造，MOS電容之單一金屬電極M係與端子T1連接，保護環Grd_Rng之P型不純物領域係與端子T3連接。因此，對於接地端子12之端子T2及端子T3之接地電位而言，電源端子11之端子T1之電源電壓係相對之正電壓之故，於氧化膜O與金屬電極M之層積構造之正下方之P型井領域P-Well之表面，形成做為MOS電容之半導體S工作之N型反轉通道。
    如沿圖38(B)之平面構造之切斷線Z-Z'之剖面構造之圖38(E)所示，形成於MOS電容之金屬電極M之左右之N型不純物領域係與端子T2連接，保護環Grd_Rng之P型不純物領域係與端子T3連接，經由N型不純物領域和P型井領域P-Well，形成寄生二極體Dp。
    圖38所示本發明之實施形態7所成解耦電容Cd係經由MOS電容加以構成之故，可同時形成圖12和圖15和圖16和圖17和圖34所示之N通道MOS電晶體Mn2、Mn3或圖14和圖18所示之P通道MOS電晶體Mp2。
    即，圖38所示解耦電容Cd之MOS電容之P型井領域P-Well，係與圖12所示N通道MOS電晶體Mn2之P型井領域P-Well同時形成，圖38所示之解耦電容Cd之MOS電容之氧化膜O係同時形成圖12所示N通道MOS電晶體Mn2之閘極氧化膜。更且，圖38所示解耦電容Cd之MOS電容之金屬電極M係與圖12所示N通道MOS電晶體Mn2之閘極電極同時形成，連接於圖38所示解耦電容Cd之MOS電容之金屬電極M之左右之N型不純物領域的電極係可與連接於圖12所示N通道MOS電晶體Mn2之汲極及源極之電極同時形成。
    做為其他之例，圖38所示本發明之實施形態7所成解耦電容Cd係可與圖34所示本發明之實施形態3所成N通道MOS電晶體Mn3同時形成。即，圖34所示本發明之實施形態3之N通道MOS電晶體Mn3，係經由與圖33所示本發明之比較參考例之N通道MOS電晶體Mn3相同之半導體製造製程加以製造。
    如上所述，構成圖38所示本發明之實施形態7所成解耦電容Cd的MOS電容係與本發明之種種實施形態所成半導體積體電路1之內部之N通道MOS電晶體或P通道MOS電晶體同時形成，可減低構成解耦電容Cd之MOS電容之製造成本。
    又，相較於構成圖38所示本發明之實施形態7所成解耦電容Cd之MOS電容之降伏破壞電壓，將構成電源間箝位電路15之MOS電晶體開始電源間箝位動作之開啟電壓，或構成電源保護電路16之第3二極體D3之PN接合開始箝位動作之開啟電壓設定較低者。 《解耦電容之佈局》
    圖39係顯示本發明之實施形態7所成圖38所示解耦電容Cd之半導體積體電路之半導體晶片內部之佈局構成圖。
    如圖39所示，於長方形之半導體晶片之下部長邊，在做為其他之半導體積體電路構成之中央處理單元(CPU)或在與應用處理器間，隔著可撓配線，配置有執行資料收送信之複數之輸出入端子10(IO1、IO2...IOx)等。更且，如圖39所示，於長方形之半導體晶片之下部長邊，配置各別供給可撓配線之電源電壓Vdd與接地電位Vss的電源端子11與接地端子12。
    接著，於長方形之半導體晶片之上部長邊，配置有生成為了驅動顯示裝置之液晶顯示裝置(LCD)之液晶驅動輸出電壓的複數之輸出端子OUT1、OUT2...OUTx、OUTxx...OUTn-1、OUTn。
    如圖39所示，沿長方形之半導體晶片之下部長邊和右部短邊和上部長邊和左部短邊，使幹線電源配線Main_Vdd與幹線接地配線Main_Vss各別以巡迴配線形狀加以形成。又，幹線電源配線Main_Vdd與幹線接地配線Main_Vss，除了以巡迴配線形狀加以形成之外，亦可在晶片之內部，縱貫於縱方向或橫方向地加以形成。更且，在於形成於半導體晶片內部之複數之輸入緩衝器18和複數之輸出緩衝器14，使為供給動作電壓之支線電源配線Sub_Vdd和支線接地配線Sub_Vss，各別從幹線電源配線Main_Vdd和幹線接地配線Main_Vss加以分支形成。
    如圖39所示，配置於長方形之半導體晶片之下部長邊之左側之電源端子11之電源電壓Vdd，係供給至幹線電源配線Main_Vdd，配置於長方形之半導體晶片之下部長邊之右側之接地端子12之接地電位Vss，係供給至幹線接地配線Main_Vss。在配置於如圖39所示半導體晶片之下部長邊之幹線電源配線Main_Vdd和幹線接地配線Main_Vss間，配置複數之輸出靜電保護電路13之第1二極體D1和第2二極體D2和阻抗R1。第1二極體D1之陰極係連接於配置在下部長邊之幹線電源配線Main_Vdd，第2二極體D2之陽極係連接於配置在下部長邊之幹線接地配線Main_Vss。更且，第1二極體D1之陽極與第2二極體D2之陰極係隔著阻抗R1，連接於形成於半導體晶片之內部之輸出緩衝器14之P通道MOS電晶體Mp1之汲極與N通道MOS電晶體Mn1之汲極。然而，阻抗R1係可省略輸出緩衝器14之輸出和第1二極體D1之陽極和第2二極體D2之陰極之接合點間之連接，亦可連接於輸入緩衝器18之閘極輸入與端子IOx10間。又，各區塊所使用之二極體D1、D2係非限於二極體，可使用箝位MOS二極體等之具有箝位機能之元件，於每一區塊使用不同之PN接合二極體與箝位MOS二極體之元件之種類。
    在配置於圖39之半導體晶片之下部長邊之幹線電源配線Main_Vdd和幹線接地配線Main_Vss間，連接有含於圖1所示本發明之實施形態1或圖6所示本發明之實施形態5所成半導體積體電路1之電源間箝位電路15之N通道MOS電晶體Mn2與電源保護電路16之第3二極體D3。
    連接於配置在圖39所示本發明之實施形態7所成半導體積體電路之下部長邊之幹線電源配線Main_Vdd與幹線接地配線Main_Vss間之複數之電源間箝位電路15之N通道MOS電晶體Mn2，係經由圖12和圖15和圖16和圖17所示之本發明之實施形態1所成N通道MOS電晶體Mn2加以構成。即，此N通道MOS電晶體Mn2，亦省略與形成呈縱長之長方形之N型不純物領域D之短邊之弱點Wk_Sp對向之部分之複數之接點。更且，此N通道MOS電晶體Mn2係於圖20所說明形成呈縱長之長方形之N型不純物領域D之短邊，可使用省略與起因於未形成直列阻抗高之鈷矽化物CoSi之短邊弱點Wk_Sp對向之部分之複數之接點之電晶體Mn2。
    更且，連接於配置在圖39所示本發明之實施形態7所成半導體積體電路之下部長邊之幹線電源配線Main_Vdd與幹線接地配線Main_Vss間之複數之電源保護電路16之第3二極體D3，係經由圖23和圖24和圖27和圖28和圖29和圖30和圖31和圖32所示之本發明之實施形態2所成第3二極體D3加以構成。即，此第3二極體D3亦是，在保護環Grd_Rng之P型或N型不純物領域中，省略與形成有形成呈縱長之長方形之陰極K或陽極A之N型或P型不純物領域之短邊之弱點Wk_Sp對向之部分之複數之接點。
    尤其，圖39所示本發明之實施形態7所成半導體積體電路中，於配置電源端子11與接地端子12之半導體晶片之下部長邊之配置禁止領域Cd_Proh之內部，禁止配置圖38所示本發明之實施形態7所成解耦電容Cd。其理由係因為此配置禁止領域Cd_Proh之內部之幹線電源配線Main_Vdd與幹線接地配線Main_Vss間之動作電壓，經由半導體積體電路之外部突波電壓之影響大為變動之故，構成圖38所示解耦電容Cd之MOS電容之氧化膜O被絕緣破壞之緣故。
    即，半導體積體電路之外部突波電壓經由施加於配置於半導體晶片之下部長邊之電源端子11或接地端子12或複數之輸出入端子(IO1、IO2...IOx)10之任意端子，配置禁止領域Cd_Proh之內部之幹線電源配線Main_Vdd與幹線接地配線Main_Vss間之動作電壓會大為變動。配置禁止領域Cd_Proh之內部之幹線電源配線Main_Vdd與幹線接地配線Main_Vss間，雖連接複數之電源間箝位電路15之N通道MOS電晶體Mn2與複數之電源保護電路16之第3二極體D3，此等電路所成動作電壓之變動之抑制效果不充分之故，圖38所示解耦電容Cd之MOS電容之氧化膜O則被絕緣破壞。
    更詳細說明時，則如下所述。如圖39所示，沿本發明之實施形態7所成半導體積體電路之長方形之半導體晶片之下部長邊和右部短邊和上部長邊和左部短邊，使幹線電源配線Main_Vdd與幹線接地配線Main_Vss各別以巡迴配線形狀加以形成。於巡迴配線形狀之幹線電源配線Main_Vdd與幹線接地配線Main_Vss，分散配置複數之電源間箝位電路15之N通道MOS電晶體Mn2。如上所述，經由構成解耦電容Cd之MOS電容之降伏破壞電壓，構成電源間箝位電路15之MOS電晶體，則將開始電源間箝位動作之開啟電壓設定為低。但是，配置於配置禁止領域Cd_Proh之附近之半導體晶片之下部長邊的電源端子11與輸出入端子10與接地端子12中，施加從中央處理單元(CPU)或應用處理器等之主機供給之含於電源電壓Vdd和顯示資訊資料和接地電位Vss之外部高電壓突波電壓。另一方面，在配置於半導體晶片之上部長邊之複數之輸出端子OUT1、OUT2...OUTn，僅連接驅動負荷機器之液晶顯示裝置(LCD)之故，於此上部長邊之複數之輸出端子OUT1、OUT2...OUTn，施加外部高電壓突波電壓之可能性極低。更且，於半導體積體電路之長方形之半導體晶片，無法忽視以巡迴配線形狀形成之幹線電源配線Main_Vdd與幹線接地配線Main_Vss之配線直列阻抗的同時，於構成電源間箝位電路15之MOS電晶體，亦不能忽視流有突波電流所造成MOS電晶體之汲極‧源極間之電壓下降。經由此等之理由，回應半導體積體電路之外部突波電壓，配置禁止領域Cd_Proh之內部之幹線電源配線Main_Vdd與幹線接地配線Main_Vss間之動作電壓，則較構成解耦電容Cd之MOS電容之降伏破壞電壓為高，構成解耦電容Cd之MOS電容之氧化膜O被絕緣破壞。
    經由上述理由，配置禁止領域Cd_Proh之內部中，如虛線Cd_NG1、Cd_NG2所示，禁止將以圖38所示本發明之實施形態7所成MOS電容構成之解耦電容Cd，連接於幹線電源配線Main_Vdd與幹線接地配線Main_Vss之間。
    因此，根據本發明之適切實施形態時，會增大虛線Cd_NG1、Cd_NG2所示配置禁止部分之電容之故，於此等配置禁止部分，做為以MOS電容構成之解耦電容Cd之代用，配置電源間箝位電路15或電源保護電路16。代用配置之電源間箝位電路15或電源保護電路16中，可使用圖12和圖14和圖16和圖17和圖18和圖20所示本發明之實施形態1所成電源間箝位電路15或圖23和圖24和圖27和圖28和圖29和圖30和圖31和圖32所示本發明之實施形態2所成電源保護電路16或圖37所示本發明之實施形態7所成電源間箝位電路15之任一者。即，構成電源間箝位電路15之N通道MOS電晶體Mn2或P通道MOS電晶體Mp2之汲極寄生電容或構成電源保護電路16之第3二極體D3之PN接合寄生電容，則做為以MOS電容構成之解耦電容Cd之代用電容加以工作。然而，使構成電源間箝位電路15之MOS電晶體Mn2或Mp2之ESD承受量為高地，設計元件之故，此代用電容被破壞降伏之危險性為低。
    更且，圖39所示本發明之實施形態7所成半導體積體電路中，在連接於長方形之半導體晶片之中央之複數之輸入緩衝器(IN_CKT)18之支線電源配線Sub_Vdd和支線接地配線Sub_Vss之左側，則如虛線Cd_NG3所示，禁止將圖38所示本發明之實施形態7所成以MOS電容構成之解耦電容Cd，連接於支線電源配線Sub_Vdd和支線接地配線Sub_Vss之間。其理由係於虛線Cd_NG3所示之配置禁止部分和供給外部突波電壓之電源端子11之間之幹線電源配線Main_Vdd或支線電源配線Sub_Vdd，不連接電源間箝位電路15之N通道MOS電晶體Mn2之緣故。因此，虛線Cd_NG3所示配置禁止部分之動作電壓之變動之抑制效果不充分之故，將圖38所示解耦電容Cd配置於此配置禁止部分時，該MOS電容之氧化膜O則被絕緣破壞。然而，於複數之輸入緩衝器(IN_CKT)18中，連接複數之輸入靜電保護電路19，各輸入靜電保護電路19係包含第1二極體D1與第2二極體D2。第1二極體D1之陰極係連接於配置在下部長邊之支線電源配線Sub_Vdd，第2二極體D2之陽極係連接於配置在下部長邊之支線接地配線Sub_Vss。更且，第1二極體D1之陽極與第2二極體D2之陰極係連接於形成於半導體晶片之內部之輸入緩衝器18之P通道MOS電晶體Mp1之閘極與N通道MOS電晶體Mn1之閘極。
    又，根據本發明之適切實施形態時，虛線Cd_NG3所示之配置禁止部分之電容會增加之故，於此配置禁止部分配置有與配置於虛線Cd_NG1、Cd_NG2所示之配置禁止部分之代用電容相同之代用電容。
    又，圖39所示本發明之實施形態7所成半導體積體電路中，在長方形之半導體晶片之左邊短邊之幹線電源配線Main_Vdd與幹線接地配線Main_Vss之間，則如虛線Cd_NG4所示，禁止連接圖38所示本發明之實施形態7所成以MOS電容構成之解耦電容Cd。其理由係於虛線Cd_NG4所示之配置禁止部分和供給外部突波電壓之電源端子11或接地端子12之間之幹線電源配線Main_Vdd或幹線接地配線Main_Vss，不連接電源間箝位電路15之N通道MOS電晶體Mn2之緣故。因此，虛線Cd_NG4之配置禁止部分之動作電壓之變動之抑制效果不充分之故，將圖38所示解耦電容Cd配置於此配置禁止部分時，該MOS電容之氧化膜O則被絕緣破壞。
    又，根據本發明之適切實施形態時，虛線Cd_NG4所示之配置禁止部分之電容會增加之故，於此配置禁止部分配置有與配置於虛線Cd_NG1、Cd_NG2、Cd_NG3所示之配置禁止部分之代用電容相同之代用電容。
    與此相反地，圖39所示本發明之實施形態7所成半導體積體電路中，在長方形之半導體晶片之右部短邊之幹線電源配線Main_Vdd與幹線接地配線Main_Vss間，則如虛線Cd_OK1所示，許可連接圖38所示本發明之實施形態7所成解耦電容Cd。其理由係於虛線Cd_OK1所示之配置許可部分和供給外部突波電壓之電源端子11及接地端子12之間之幹線電源配線Main_Vdd和幹線接地配線Main_Vss，連接電源間箝位電路15之N通道MOS電晶體Mn2之緣故。因此，虛線Cd_OK1之配置許可部分之動作電壓之變動之抑制效果充分之故，將圖38所示解耦電容Cd配置於此配置許可部分時，該MOS電容之氧化膜O可減低絕緣破壞之危險性。
    更且，圖39所示本發明之實施形態7所成半導體積體電路中，在連接於長方形之半導體晶片之中央之複數之輸出緩衝器(OUT_CKT)14之支線電源配線Sub_Vdd和支線接地配線Sub_Vss之右側，則如虛線Cd_OK2所示，許可將圖38所示本發明之實施形態7所成解耦電容Cd，連接於此等支線Sub_Vdd、Sub_Vss之間。其理由係於虛線Cd_OK2所示之配置許可部分和供給外部突波電壓之電源端子11及接地端子12之間之支線電源配線Sub_Vdd或支線接地配線Sub_Vss，連接電源間箝位電路15之N通道MOS電晶體Mn2之緣故。因此，虛線Cd_OK2之配置許可部分之動作電壓之變動之抑制效果充分之故，將圖38所示解耦電容Cd配置於此配置許可部分時，該MOS電容之氧化膜O可減低絕緣破壞之危險性。
    與此相反，圖39所示本發明之實施形態7所成半導體積體電路中，在連接於長方形之半導體晶片之中央之複數之輸出緩衝器(OUT_CKT)14之支線電源配線Sub_Vdd和支線接地配線Sub_Vss之左側，則如虛線Cd_NG5所示，禁止將圖38所示本發明之實施形態7所成MOS電容所構成之解耦電容Cd，連接於此等支線Sub_Vdd、Sub_Vss之間。其理由係於虛線Cd_NG5所示之配置禁止部分之支線電源配線Sub_Vdd和支線接地配線Sub_Vss之左側，成為電性開放之狀態之緣故。因此，電性開放狀態之虛線Cd_NG5所示之配置禁止部分中，產生隔著支線電源配線Sub_Vdd及支線電源配線Sub_Vss傳達之外部突波電壓之反射，產生動作電壓之大變動之故，將圖38所示解耦電容Cd配置於此配置禁止部分時，該MOS電容之氧化膜O則被絕緣破壞。
    又，根據本發明之適切實施形態時，虛線Cd_NG5所示之配置禁止部分之電容會增加之故，於此配置禁止部分配置有與配置於虛線Cd_NG1、Cd_NG2、Cd_NG3、Cd_NG4所示之配置禁止部分之代用電容相同之代用電容。更且，根據本發明之其他之適切實施形態時，會增大虛線Cd_NG5所示配置禁止部分之電容之故，與圖38所示本發明之實施形態7所成MOS電容所構成之解耦電容Cd並列，連接電源間箝位電路15。此時，與以此MOS電容所構成之解耦電容Cd並列連接之電源間箝位電路15中，可使用圖12和圖14和圖16和圖17和圖18和圖20所示本發明之實施形態1所成電源間箝位電路15或圖37所示本發明之實施形態7所成電源間箝位電路15。
    又，圖39所示本發明之實施形態7所成半導體積體電路中，於為了保護長方形之半導體晶片之上部長邊之複數之輸出緩衝器14之複數之輸出靜電保護電路13，在為供給動作電壓之幹線電源配線Main_Vdd與幹線接地配線Main_Vss間，則如虛線Cd_OK3所示，許可連接圖38所示本發明之實施形態7所成解耦電容Cd。其理由係於虛線Cd_OK3所示之配置許可部分和供給外部突波電壓之電源端子11或接地端子12之間之幹線電源配線Main_Vdd及幹線接地配線Main_Vdd，連接電源間箝位電路15之N通道MOS電晶體Mn2之緣故。因此，虛線Cd_OK3之配置許可部分之動作電壓之變動之抑制效果充分之故，將圖38所示解耦電容Cd配置於此配置許可部分時，該MOS電容之氧化膜O可減低絕緣破壞之危險性。
    即，有關配置於成為ESD突波之放電路徑之電源配線上之解耦電容Cd，經由限定於電源間箝位電路15之MOS電晶體Mn2、Mp2可充分發揮箝位機能範圍內之配置，可避免MOS電容之氧化膜O被絕緣破壞之危險性。反之，在電源間箝位電路15超過箝位機能可發揮之範圍之處所，則未配置MOS構造之解耦電容Cd。於該禁止領域，做為替代解耦電容Cd，經由配置本發明之實施形態7所成電源間箝位電路15之任一者，可使用做為MOS電晶體Mn2、Mp2之MOS構造之解耦電容Cd之代用。 《靜電保護電路之半導體裝置》
    圖40係說明構成含於在圖39所示本發明之實施形態7所成半導體積體電路之輸出靜電保護電路13或輸入靜電保護電路19之第1二極體D1與第2二極體D2之半導體裝置之圖。
    如圖40(A)之等價電路所示，圖39所示本發明之實施形態7所成輸出靜電保護電路13或輸入靜電保護電路19係包含直列連接於電源電壓Vdd與接地電位Vss間之第1二極體D1與第2二極體D2。
    如圖40(B)之平面構造所示，輸出靜電保護電路13或輸入靜電保護電路19之第1二極體D1，係在於形成在形成於最外周之斜線網所示絕緣分離層Iso之內部的N型不純物領域之內部的3個內周之斜線網所示之絕緣分離層Iso之內部，各別形成具有長邊與短邊之長方形之平面構造之3個P型不純物領域所構成。然而，雖未示於圖40(B)之平面構造，在形成於最外周之絕緣分離層Iso之內部的N型不純物領域之正下方，形成有N型井領域N-Well。
    更且，於示於圖40(B)之平面構造之第1二極體D1之3個之內周之絕緣分離層Iso之內部，各別形成3個之P型不純物領域之表面，形成鈷矽化物CoSi。此第1二極體D1之3個之P型不純物領域中，與第2二極體D2對向之長方形之平面構造之短邊部分中，使用寬度最窄，直列阻抗最小之矽化物區塊，或實質上未形成矽化物區塊之故，此對向部分則成為弱點Wk_Sp。因此，形成於最外周之斜線之絕緣分離層Iso之內部的N型不純物領域中，與第1二極體D1之3個之P型不純物領域之短邊部分之弱點Wk_Sp對向之部分中，複數之接點則如虛線Del所示，完全省略。經由此複數之接點之省略，弱點Wk_Sp之直列阻抗會增加之故，可減低弱點Wk_Sp被破壞之危險性。
    如圖40(B)之平面構造所示，輸出靜電保護電路13或輸入靜電保護電路19之第2二極體D2，係在於形成在形成於最外周之斜線網所示絕緣分離層Iso之內部的P型不純物領域之內部的3個內周之斜線網所示之絕緣分離層Iso之內部，各別形成具有長邊與短邊之長方形之平面構造之3個N型不純物領域所構成。然而，雖未示於圖40(B)之平面構造，在形成於最外周之絕緣分離層Iso之內部的P型不純物領域之正下方，形成有P型井領域P-Well。
    更且，於示於圖40(B)之平面構造之第2二極體D2之3個之內周之絕緣分離層Iso之內部，各別形成3個之N型不純物領域之表面，形成鈷矽化物CoSi。此第2二極體D2之3個之N型不純物領域中，與第1二極體D1對向之長方形之平面構造之短邊部分中，使用寬度最窄，直列阻抗最小之矽化物區塊，或實質上未形成矽化物區塊之故，此對向部分則成為弱點Wk_Sp。因此，形成於最外周之斜線之絕緣分離層Iso之內部的P型不純物領域中，與第2二極體D2之3個之N型不純物領域之短邊部分之弱點Wk_Sp對向之部分中，複數之接點則如虛線Del所示，完全省略。經由此複數之接點之省略，弱點Wk_Sp之直列阻抗會增加之故，可減低弱點Wk_Sp被破壞之危險性。
    然而，輸入部之閘極保護電路所使用之二極體，係非使用圖40所示矽化物之ESD保護二極體之輸入靜電保護電路19之型式，可使用通常之二極體，保護閘極。 《半導體積體電路之俯視圖》
    圖41係顯示內藏圖39所示本發明之實施形態7所成解耦電容之半導體積體電路之構成的俯視圖。
    如圖41所示，沿圖39所示長方形之半導體晶片之下部長邊和右部短邊和上部長邊和左部短邊，使幹線電源配線Main_Vdd與幹線接地配線Main_Vss各別以巡迴配線形狀加以形成，或除了巡迴配線形狀之外，在晶片之內部縱貫縱方向或橫方向地加以形成。具體而言，如圖41所示，幹線電源配線Main_Vdd和幹線接地配線Main_Vss係經由並列配置，此2條之線間寄生電容，亦做為解耦電容之一部分加以利用。更具體而言，如圖41所示，幹線電源配線Main_Vdd和幹線接地配線Main_Vss係藉由利用半導體積體電路之半導體製造製程之多層配線加以並列配置，可更增大此2條之線間寄生電容之容量值。又，幹線電源配線Main_Vdd和幹線接地配線Main_Vss係經由使用多層配線中之同一層配線，鄰接於橫方向加以並行，因而可增大電容值。
    更且，如圖41所示，沿圖39所示之長方形之半導體晶片之下部長邊，形成配置禁止領域Cd_Proh，於此配置禁止領域Cd_Proh之內部，禁止配置圖38所示之本發明之實施形態7所成解耦電容Cd。
    又，如圖41所示，於半導體積體電路之內部電路，為供給動作電壓之支線電源配線Sub_Vdd和支線接地配線Sub_Vss，則由幹線電源配線Main_Vdd和幹線接地配線Main_Vss分支而形成。如圖41所示，支線電源配線Sub_Vdd和支線接地配線Sub_Vss係經由並列配置，此2條之線間寄生電容，亦做為解耦電容之一部分加以利用。更具體而言，如圖41所示，支線電源配線Sub_Vdd和支線接地配線Sub_Vss係藉由利用半導體積體電路之半導體製造製程之多層配線加以並列配置，可更增大此2條之線間寄生電容之容量值。
    更且，圖41中，顯示有禁止圖39所示幹線電源配線Main_Vdd和幹線接地配線Main_Vss間之解耦電容Cd之連接之配置禁止部分Cd_NG4，顯示有許可圖39所示幹線電源配線Main_Vdd和幹線接地配線Main_Vss間之解耦電容Cd之連接之配置許可部分Cd_OK1、Cd_OK3。
    又，更且，圖41中，顯示沿圖39所示長方形之半導體晶片之下部長邊形成之中央處理單元(CPU)或為與應用處理器執行資料收送訊之複數之輸出入端子10(IO1、IO2...IOx)和電源端子11和接地端子12。
    更且，圖41中，顯示生成驅動沿圖39所示長方形之半導體晶片之上部長邊形成之顯示裝置之液晶顯示裝置(LCD)之液晶驅動輸出電壓的複數之輸出端子OUT...OUT。 《半導體積體電路與液晶顯示裝置之連接》
    圖42係顯示圖39與圖41所示本發明之實施形態7之半導體積體電路，與液晶顯示裝置(LCD)連接之情形之形態之圖。
    圖39與圖41所示本發明之實施形態7之半導體積體電路係於圖42之下部，顯示做為LCD驅動器LCD_DR。
    與圖39與圖41同樣地，沿圖42之下部之LCD驅動器LCD_DR之長方形之半導體晶片之下部長邊，形成為與中央處理單元(CPU)或應用處理器執行資料收送訊之複數之輸出入端子10(IO1、IO2...IOx)和電源端子11和接地端子12。於此LCD驅動器LCD_DR之長方形之半導體晶片之下部長邊，形成對應於圖39所說明之輸入緩衝器18和輸出緩衝器18和輸出靜電保護電路13和輸入靜電保護電路19之輸出入電路‧輸出入靜電保護電路391。於此輸出入電路‧輸出入靜電保護電路391之內部，分散形成上述本發明之種種實施形態之任一者所構成之複數之電源間箝位電路15。
    於圖42之下部之LCD驅動器LCD_DR之長方形之半導體晶片之略中央部，形成邏輯電路392和類比電路393和內藏記憶體394。
    邏輯電路392係回應供予LCD驅動器LCD_DR之長方形之半導體晶片之下部長邊之複數之輸出入端子10之控制信號，生成控制LCD驅動器LCD_DR之內部動作之內部控制信號。
    經由靜態隨機存取記憶體(SRAM)構成之內藏記憶體394，係收納從LCD驅動器LCD_DR之長方形之半導體晶片之下部長邊之複數之輸出入端子10供給之顯示資訊。
    類比電路393係包含回應收納於內藏記憶體394之顯示資訊，生成含於供予LCD驅動器LCD_DR之源極線SL之源極驅動輸出信號的階層電壓的階層電壓生成電路等。
    與圖39與圖41同樣地，沿圖42之下部之LCD驅動器LCD_DR之長方形之半導體晶片之上部長邊，形成源極線驅動輸出電路395、和閘極線驅動輸出電路396、和源極線輸出靜電保護電路397、和閘極線輸出靜電保護電路398。源極線驅動輸出電路395係回應從含於類比電路393之階層電壓生成電路生成之階層電壓，生成供予LCD驅動器LCD_DR之源極線SL之源極線驅動輸出信號。閘極線驅動輸出電路396係回應從邏輯電路392生成之內部控制信號，生成供予LCD驅動器LCD_DR之閘極線GL之閘極線驅動輸出信號。源極線輸出靜電保護電路397係保護經由施加於源極線輸出端子之外部突波電壓，源極線驅動輸出電路395之MOS電晶體被破壞者，閘極線輸出靜電保護電路398係保護經由施加於閘極線輸出端子之外部突波電壓，閘極線驅動輸出電路396之MOS電晶體被破壞者。
    更且，與圖39和圖41相同地，沿圖42之下部之LCD驅動器LCD_DR之長方形之半導體晶片之上部長邊，形成驅動顯示裝置之液晶顯示裝置(LCD)之複數之輸出端子OUT…OUT。此複數之輸出端子OUT...OUT係包含源極線輸出靜電保護電路397之源極線輸出端子、和閘極線輸出靜電保護電路398之閘極線輸出端子。沿圖42之下部之LCD驅動器LCD_DR之長方形之半導體晶片之上部長邊，分散形成上述本發明之種種實施形態之任一者所構成之複數之電源間箝位電路15。
    圖42上部中，顯示圖39與圖41所示本發明之實施形態7之半導體積體電路之經由LCD驅動器LCD_DR所驅動之液晶顯示裝置(LCD)之液晶面板LCD_PNL。於液晶面板LCD_PNL中，複數之液晶單元LCD_Cell於橫方向與縱方向，配置成矩陣狀，配置於於液晶面板LCD_PNL之橫方向之複數之閘極線GL係經由LCD驅動器LCD_DR之閘極線驅動輸出電路396之閘極線驅動輸出信號所驅動，配置於於液晶面板LCD_PNL之縱方向之複數之源極線SL係經由LCD驅動器LCD_DR之源極線驅動輸出電路395之源極線驅動輸出信號所驅動。
    液晶單元LCD_Cell係包含薄膜電晶體(TFT)Q和液晶電容LCD，薄膜電晶體Q之源極電極與閘極電極和汲極電極係各別連接於源極線SL和閘極線GL和液晶電容LCD。
    以上，雖將本發明人所成發明根據種種實施形態做了具體說明，但本發明非限定於此，在不超脫該要點之範圍內，當然可進行種種之變更。
    例如，就於汲極不純物領域之表面和源極不純物領域之表面和做為保護環工作之P型不純物領域之表面，形成矽化物之高熔點金屬而言，除了鈷Co之外，使用鎢W，而可形成鎢矽化物WSi。
    更且，做為半導體積體電路1之基板，非限定於P型基板Psub，可使用SOI基板或藍寶石基板。
    又，於上述之說明中，當然可於接地端子，供給較供電於電源端子為低之任意電壓。
    又，更且，本發明所成半導體積體電路1中，做為連接於電源端子11和接地端子12間之解耦電容Cd，非僅限定於圖38所示本發明之實施形態7所成MOS電容。做為此解耦電容Cd之其他之構成，可使用金屬(M)與絕緣膜(I)與金屬(M)之層積構造所成MIM電容，或P型不純物領域與N型不純物領域間之PN接合之寄生電容等。又，於本發明之實施形態7所成MOS電容之構造中，在閘極和井間，可做為電容工作時，該構造則非限定於圖38。然而，較此MIM電容或此PN接合之寄生電容之降伏破壞電壓，將做為上述代用電容使用之構成電源間箝位電路15之MOS電晶體之汲極之箝位降伏開啟電壓或構成電源保護電路16之第3二極體D3之PN接合之箝位降伏開啟電壓設定為低。
    又，圖39與圖41與圖42所示本發明之實施形態7所成半導體積體電路所驅動之顯示裝置，非限定於液晶顯示裝置(LCD)。做為其他之顯示裝置，可使用有機電激發光顯示裝置或電漿顯示裝置等。
    1‧‧‧半導體積體電路
    10‧‧‧外部端子
    11‧‧‧電源端子
    12‧‧‧接地端子
    13‧‧‧靜電保護電路
    14‧‧‧輸出緩衝器
    15‧‧‧電源間箝位電路
    16‧‧‧電源保護電路
    17‧‧‧開關電路
    18‧‧‧輸入緩衝器
    19‧‧‧靜電保護電路
    P-Well‧‧‧P型井領域
    N-Well‧‧‧N型井領域
    G‧‧‧閘極
    D‧‧‧汲極不純物領域
    S‧‧‧源極不純物領域
    Iso‧‧‧絕緣分離層
    Grd_Rng‧‧‧保護環
    Wk_Sp‧‧‧弱點
    Del‧‧‧接點省略部分
    A‧‧‧陽極領域
    K‧‧‧陰極領域
    〔圖1〕圖1係顯示具備本發明之實施形態1所成靜電保護電路(ESD保護電路)之半導體積體電路之構成圖。
    〔圖2〕圖2係與圖1相同地，說明將半導體積體電路1之接地端子12做為基準端子(供給接地電壓GND=0V之狀態)，將正電壓突波脈衝電壓P_Pls施加於輸出端子10之ESD試驗時(電源端子11係開啟狀態)之放電動作之圖。
    〔圖3〕圖3係顯示在圖1所說明之半導體積體電路1中，未配置電源間箝位電路15之情形之圖。
    〔圖4〕圖4係顯示於圖2所說明之半導體積體電路1中，電源間箝位電路15之配置位置遠離於輸出端子10之故，寄生配線阻抗r3、r4變大之情形(從外部端子所視電路15之總合性阻抗為大)圖。
    〔圖5〕圖5係顯示在圖3所示半導體積體電路1之靜電保護電路13之剖面構造及放電路徑例圖。
    〔圖6〕圖6係顯示在圖4所示半導體積體電路1之靜電保護電路13之剖面構造及放電路徑例圖。
    〔圖7〕圖7係說明含於在圖5所示半導體積體電路1之靜電保護電路13的第1二極體D1與第2二極體D2之半導體裝置之構造之等價電路圖。
    〔圖8〕圖8係說明含於在圖6所示半導體積體電路1之靜電保護電路13的第1二極體D1與第2二極體D2之半導體裝置之構造之等價電路圖。
    〔圖9〕圖9係說明含於在圖5所示半導體積體電路1之靜電保護電路13的第1二極體D1之半導體裝置之構造圖。
    〔圖10〕圖10係說明含於在圖5所示半導體積體電路1之靜電保護電路13的第2二極體D2之半導體裝置之構造圖。
    〔圖11〕圖11係在本發明之前，經將由本發明人所檢討之MOS電晶體為例，說明構成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之圖。
    〔圖12〕圖12係說明構成本發明之實施形態1所成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之圖。
    〔圖13〕圖13係做為本發明之比較參考例，說明在本發明之前，經由本發明人所檢討之構成電源間箝位電路15之P通道MOS電晶體Mp2之半導體裝置之圖。
    〔圖14〕圖14係說明構成本發明之實施形態1所成電源間箝位電路15之P通道MOS電晶體Mp2之半導體裝置之圖。
    〔圖15〕圖15係做為本發明之比較參考例，說明經由在本發明之前之本發明人所檢討之構成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置與構成本發明之實施形態1所成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置圖。
    〔圖16〕圖16係做為本發明之比較參考例，說明經由在本發明之前之本發明人所檢討之構成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置與構成本發明之實施形態1所成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置圖。
    〔圖17〕圖17係說明構成本發明之實施形態1所成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之圖。
    〔圖18〕圖18係說明構成本發明之實施形態1所成電源間箝位電路15之P通道MOS電晶體Mp2之半導體裝置之圖。
    〔圖19〕圖19係做為本發明之比較參考例，說明在本發明之前，經由本發明人所檢討之構成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之圖。
    〔圖20〕圖20係說明構成本發明之實施形態1所成電源間箝位電路15之N通道MOS電晶體Mn2之半導體裝置之圖。
    〔圖21〕圖21係說明在本發明之前，經由本發明人所檢討之構成電源保護電路16之第3二極體D3之半導體裝置(指狀形狀之N型二極體之例)圖。
    〔圖22〕圖22係說明在本發明之前，經由本發明人所檢討之構成電源保護電路16之第3二極體D3之其他構造所成半導體裝置圖。
    〔圖23〕圖23係說明構成本發明之實施形態2所成電源保護電路16之第3二極體D3之半導體裝置之圖。
    〔圖24〕圖24係說明構成本發明之實施形態2所成電源保護電路16之第3二極體D3之其他構造之半導體裝置之圖。
    〔圖25〕圖25係做為本發明之比較參考例，說明在本發明之前，經由本發明人所檢討之構成電源保護電路16之第3二極體D3之半導體裝置圖。
    〔圖26〕圖26係做為本發明之比較參考例，說明在本發明之前，經由本發明人所檢討之構成電源保護電路16之第3二極體D3之其他構造所成半導體裝置圖。
    〔圖27〕圖27係說明構成本發明之實施形態2所成電源保護電路16之第3二極體D3之半導體裝置之圖。
    〔圖28〕圖28係說明構成本發明之實施形態2所成電源保護電路16之第3二極體D3之其他構造之半導體裝置之圖。
    〔圖29〕圖29係說明構成本發明之實施形態2所成電源保護電路16之第3二極體D3之半導體裝置之圖。
    〔圖30〕圖30係說明構成本發明之實施形態2所成電源保護電路16之第3二極體D3之其他構造之半導體裝置之圖。
    〔圖31〕圖31係說明構成本發明之實施形態2所成電源保護電路16之第3二極體D3之半導體裝置之圖。
    〔圖32〕圖32係說明構成本發明之實施形態2所成電源保護電路16之第3二極體D3之其他構造之半導體裝置之圖。
    〔圖33〕圖33係做為本發明之比較參考例，說明在本發明之前，經由本發明人所檢討之構成開關電路17之N通道MOS電晶體Mn3之半導體裝置之圖。
    〔圖34〕圖34係說明本發明之實施形態3所成開關電路17之N通道MOS電晶體Mn3之半導體裝置之圖。
    〔圖35〕圖35係說明本發明之實施形態4所成靜電保護電路13之第1二極體D1與第2二極體D2之半導體裝置之圖。
    〔圖36〕圖36係顯示具備本發明之實施形態5所成靜電保護電路(ESD保護電路)之半導體積體電路之構成圖。
    〔圖37〕圖37係顯示本發明之實施形態6所成半導體積體電路之電源間箝位電路15之其他之構成圖。
    〔圖38〕圖38係顯示本發明之實施形態7所成半導體積體電路之解耦電容之半導體裝置之構成圖。
    〔圖39〕圖39係顯示本發明之實施形態7所成圖38所示解耦電容Cd之半導體積體電路之半導體晶片內部之佈局構成圖。
    〔圖40〕圖40係說明含於在圖39所示本發明之實施形態7所成半導體積體電路之靜電保護電路13或構成輸入靜電保護電路19之第1二極體D1與第2二極體D2之半導體裝置之圖。
    〔圖41〕圖41係顯示內藏圖39所示本發明之實施形態7所成解耦電容之半導體積體電路之構成的俯視圖。
    〔圖42〕圖42係顯示圖39與圖41所示本發明之實施形態7之半導體積體電路，與液晶顯示裝置(LCD)連接之情形之形態之圖。
    15‧‧‧電源間箝位電路
    G‧‧‧閘極
    D‧‧‧汲極不純物領域
    S‧‧‧源極不純物領域
    Iso‧‧‧絕緣分離層
    Grd_Rng‧‧‧保護環
    Wk_Sp‧‧‧弱點
    Del‧‧‧接點省略部分
    VL‧‧‧低電壓端子
    b‧‧‧距離
    权利要求:
    Claims (29)
    [1] 一種半導體積體電路，係具備靜電保護電路，其特徵係前述半導體積體電路係為形成前述靜電保護電路之保護元件，具備：第1導電型之半導體領域、和與前述第1導電型相反之導電型之第2導電型之第1不純物領域、和經由前述第1導電型之第2不純物領域所形成之保護環；前述第1不純物領域係做為至少具有長邊與短邊之長方形之平面構造，形成於前述半導體領域之內部，經由前述第2不純物領域所形成之前述保護環，係包圍前述第1不純物領域之周邊，以環形平面形狀，形成於前述半導體領域之內部，於前述第1不純物領域之前述長方形之平面構造之前述短邊，形成破壞危險性較其他部分為高之弱點，與前述長方形之平面構造之前述長邊對向之前述保護環之第1部分中，形成沿前述長邊之方向排列之複數之電性接點，與形成於前述長方形之平面構造之前述短邊之前述弱點對向之前述保護環之第2部分中，省略複數之電性接點之形成。
    [2] 如申請專利範圍第1項之半導體積體電路，其中，前述第2導電型之前述第1不純物領域，係包含重覆於前述短邊方向形成之複數之第1不純物領域，於前述複數之第1不純物領域間，MOS電晶體之閘極電極則沿著前述長邊之方向加以形成，前述複數之第1不純物領域之一方與另一方係各別做為前述MOS電晶體之源極與汲極加以工作，做為前述MOS電晶體之基板工作之前述第1導電型之前述半導體領域係隔著前述保護環，與做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方電性連接，於做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方之前述長方形之平面構造之前述短邊，形成前述弱點，於前述保護環之內部，形成有做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方、和做為前述MOS電晶體之前述閘極電極和前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方，與做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之平面構造之前述長邊對向之前述保護環之前述第1部分中，形成沿前述長邊之方向排列之前述複數之電性接點，與形成於做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方之前述長方形之平面構造之前述短邊的前述弱點對向之前述保護環之前述第2部分中，省略複數之電性接點之形成。
    [3] 如申請專利範圍第2項之半導體積體電路，其中，做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方係包含複數之源極不純物領域，做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方係包含複數之汲極不純物領域，前述MOS電晶體之前述閘極電極係包含複數之閘極電極，於前述保護環之前述內部，形成前述複數之源極不純物領域和前述複數之閘極電極和前述複數之汲極不純物領域。
    [4] 如申請專利範圍第3項之半導體積體電路，其中，於做為前述MOS電晶體之前述複數之汲極不純物領域之前述複數之第1不純物領域之複數之前述長方形之平面構造之複數短邊，形成複數之弱點，於與形成於前述複數之前述長方形之平面構造之前述複數之短邊之前述複數之弱點對向之前述保護環之複數之第2部分，省略複數之電性接點之形成。
    [5] 如申請專利範圍第2項之半導體積體電路，其中，與做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之平面構造之前述短邊對向之前述保護環之第3部分中，省略複數之電性接點之形成。
    [6] 如申請專利範圍第5項之半導體積體電路，其中，於經由前述第2不純物領域所形成之前述保護環之周邊，形成經由前述第2導電型之第3不純物領域所形成之其他之保護環，在前述第1導電型之前述半導體領域之周邊，於前述其他之保護環之正下方，形成前述第2導電型之其他之半導體領域，於前述第2導電型之前述其他之半導體領域，隔著前述其他之保護環，可供給特定之電壓。
    [7] 如申請專利範圍第2項之半導體積體電路，其中，於做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之前述平面構造之表面以及做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方之前述長方形之前述平面構造之表面，各別形成高熔點金屬與矽之合金之矽化物，形成於做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方之前述長方形之平面構造之前述短邊的前述弱點中，前述矽化物之矽化物區塊實質上未形成，或前述矽化物之矽化物區塊之寬度設定成較其他之部分為小。
    [8] 如申請專利範圍第1項之半導體積體電路，其中，前述第2導電型之前述第1不純物領域係做為前述保護元件之二極體之陰極與陽極之一方加以工作，另一方面前述第1導電型之前述半導體領域和經由前述第1導電型之前述第2不純物領域所形成之保護環係做為前述保護元件之前述二極體之前述陰極與前述陽極之另一方加以工作，於就做為前述保護元件之前述二極體之前述陰極與前述陽極之前述一方而言進行工作之前述第2導電型之前述第1不純物領域之前述長方形之平面構造之前述短邊，形成有前述弱點，與形成於就做為前述保護元件之前述二極體之前述陰極與前述陽極之前述一方而言進行工作之前述第2導電型之前述第1不純物領域之前述長方形之平面構造之前述短邊的前述弱點對向之前述保護環之前述第2部分中，省略複數之電性接點之形成。
    [9] 如申請專利範圍第8項之半導體積體電路，其中，就做為前述保護元件之前述二極體之前述陰極與前述陽極之前述一方而言進行工作之前述第2導電型之前述第1不純物領域，係包含複數之第1不純物領域，於就做為前述保護元件之前述二極體之前述陰極與前述陽極之前述一方而言進行工作之前述複數之第1不純物領域之前述長方形之平面構造之前述短邊中，形成有前述弱點，於前述保護環之內部，形成就做為前述保護元件之前述二極體之前述陰極與前述陽極之前述一方而言進行工作之前述複數之第1不純物領域，與形成於就做為前述二極體之前述陰極與前述陽極之前述一方而言進行工作之前述複數之第1不純物領域之前述長方形之平面構造之前述短邊的前述弱點對向之前述保護環之前述第2部分中，省略複數之電性接點之形成。
    [10] 如申請專利範圍第8項之半導體積體電路，其中，於做為前述二極體之前述陰極與前述陽極之前述一方工作之前述第2導電型之前述第1不純物領域之表面，形成高溶點金屬與矽之合金之矽化物，形成於做為前述二極體之前述陰極與前述陽極之前述一方工作之前述第1不純物領域之前述長方形之平面構造之前述短邊的前述弱點中，前述矽化物之矽化物區塊實質上未形成，或前述矽化物之矽化物區塊之寬度設定成較其他之部分為小。
    [11] 如申請專利範圍第1項之半導體積體電路，其中，前述第2導電型之前述第1不純物領域，係包含重覆於前述短邊方向形成之複數之第1不純物領域，於前述複數之第1不純物領域間，MOS電晶體之閘極電極則沿著前述長邊之方向加以形成，前述複數之第1不純物領域之一方與另一方係各別做為前述MOS電晶體之源極與汲極加以工作，經由前述第2不純物領域形成之前述保護環及做為前述MOS電晶體之基板工作之前述第1導電型之前述半導體領域、和做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方、和做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方，係可各別經由不同之驅動電壓加以驅動，於做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之平面構造之前述短邊和前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方之前述長方形之平面構造之前述短邊，形成有前述弱點，於前述保護環之內部，形成有做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方、和做為前述MOS電晶體之前述閘極電極和前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方，與做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之平面構造之前述長邊對向之前述保護環之前述第1部分中，形成沿前述長邊之方向排列之前述複數之電性接點，與形成於做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之平面構造之前述短邊的前述弱點對向之前述保護環之前述第2部分中，省略複數之電性接點之形成，與形成於做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方之前述長方形之平面構造之前述短邊的前述弱點對向之前述保護環之前述第2部分中，省略複數之電性接點之形成。
    [12] 如申請專利範圍第11項之半導體積體電路，其中，前述保護環及前述基板、和前述源極、和前述汲極，可經由前述各別不同之驅動電壓而驅動之前述MOS電晶體，係用於使用配置於前述半導體積體電路之外部的外部電容的開關電路的開關。
    [13] 如申請專利範圍第1項之半導體積體電路，其中，前述半導體積體電路係更具備：外部輸出端子、和驅動該外部輸出端子之輸出緩衝器；前述靜電保護電路係防止藉由從前述半導體積體電路之外部供給之突波電壓，破壞前述輸出緩衝器。
    [14] 如申請專利範圍第1項之半導體積體電路，其中，前述半導體積體電路係更具備：外部輸入端子、和連接於該外部輸入端子之輸入緩衝器；前述靜電保護電路係防止藉由從前述半導體積體電路之外部供給之突波電壓，破壞前述輸入緩衝器。
    [15] 一種半導體積體電路，係具備靜電保護電路，其特徵係前述半導體積體電路係為形成前述靜電保護電路之保護元件，具備：第1導電型之半導體領域、和與前述第1導電型相反之導電型之第2導電型之第1不純物領域、和經由前述第1導電型之第2不純物領域所形成之保護環；前述第1不純物領域係做為至少具有長邊與短邊之長方形之平面構造，形成於前述半導體領域之內部，經由前述第2不純物領域所形成之前述保護環，係包圍前述第1不純物領域之周邊，以環形平面形狀，形成於前述半導體領域之內部。與前述長方形之平面構造之前述長邊對向之前述保護環之第1部分中，形成沿前述長邊之方向排列之複數之電性接點，與前述長方形之平面構造之前述短邊對向之前述保護環之第2部分中，省略複數之電性接點之形成。
    [16] 如申請專利範圍第15項之半導體積體電路，其中，前述第2導電型之前述第1不純物領域，係包含重覆於前述短邊方向形成之複數之第1不純物領域，於前述複數之第1不純物領域間，MOS電晶體之閘極電極則沿著前述長邊之方向加以形成，前述複數之第1不純物領域之一方與另一方係各別做為前述MOS電晶體之源極與汲極加以工作，做為前述MOS電晶體之基板工作之前述第1導電型之前述半導體領域係隔著前述保護環，與做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方電性連接，於前述保護環之內部，形成有做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方、和做為前述MOS電晶體之前述閘極電極和前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方，與做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之平面構造之前述長邊對向之前述保護環之前述第1部分中，形成沿前述長邊之方向排列之前述複數之電性接點，與做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方之前述長方形之平面構造之前述短邊對向之前述保護環之前述第2部分中，省略複數之電性接點之形成。
    [17] 如申請專利範圍第16項之半導體積體電路，其中，做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方係包含複數之源極不純物領域，做為前述MOS電晶體之前述汲極工作之前述複數之第1不純物領域之前述另一方係包含複數之汲極不純物領域，前述MOS電晶體之前述閘極電極係包含複數之閘極電極，於前述保護環之前述內部，形成前述複數之源極不純物領域和前述複數之閘極電極和前述複數之汲極不純物領域。
    [18] 如申請專利範圍第17項之半導體積體電路，其中，與做為前述MOS電晶體之前述複數之汲極不純物領域工作之前述複數之第1不純物領域之複數之前述長方形之平面構造之複數之短邊對向之前述保護環之複數之第2部分中，省略複數之電性接點之形成。
    [19] 如申請專利範圍第16項之半導體積體電路，其中，與做為前述MOS電晶體之前述源極工作之前述複數之第1不純物領域之前述一方之前述長方形之平面構造之前述短邊對向之前述保護環之第3部分中，亦省略複數之電性接點之形成。
    [20] 如申請專利範圍第19項之半導體積體電路，其中，於經由前述第2不純物領域所形成之前述保護環之周邊，形成經由前述第2導電型之第3不純物領域所形成之其他之保護環，在前述第1導電型之前述半導體領域之周邊，於前述其他之保護環之正下方，形成前述第2導電型之其他之半導體領域，於前述第2導電型之前述其他之半導體領域，隔著前述其他之保護環，可供給特定之電壓。
    [21] 如申請專利範圍第2項之半導體積體電路，其中，前述半導體積體電路係更具備：從前述半導體積體電路外部各別供給電源電壓和接地電位之外部電源端子、和外部接地端子；前述靜電保護電路係包含連接於前述外部電源端子與前述外部接地端子間之電源間箝位電路，做為前述電源間箝位電路之前述保護元件之前述MOS電晶體之前述汲極與前述源極間之電流路徑，係連接於前述外部電源端子與前述外部接地端子間。
    [22] 如申請專利範圍第21項之半導體積體電路，其中，前述半導體積體電路，係做為前述電源間箝位電路之前述保護元件之前述MOS電晶體，更具備：具有較開始電源間箝位動作之開啟電壓為高之降伏破壞電壓之解耦電容，前述解耦電容係連接於前述外部電源端子與前述外部接地端子間。
    [23] 如申請專利範圍第22項之半導體積體電路，其中，前述解耦電容係經由做為前述電源間箝位電路之前述保護元件之前述MOS電晶體與前述半導體積體電路之半導體製造步驟，同時形成之MOS電容。
    [24] 如申請專利範圍第23項之半導體積體電路，其中，前述半導體積體電路係經由具有相互對向之第1與第2之長邊、以及相互對向之第1與第2之短邊的長方形之半導體晶片所形成，沿前述長方形之前述半導體晶片之前述第1和第2之長邊與前述第1和第2之短邊，幹線電源配線與幹線接地配線係各別以巡迴配線形狀加以形成，於前述半導體晶片之前述第1之長邊，形成有從前述半導體積體電路之外部供給顯示資訊資料之複數之信號端子、和供給前述電源電壓之前述外部電源端子、和供給前述接地電位之前述外部接地端子，於前述半導體晶片之前述第2之長邊，形成有生成為了驅動前述半導體積體電路之外部之顯示裝置之複數之輸出信號的複數之輸出端子，在前述長方形之半導體晶片之內部，伴隨從前述第2之長邊離開的同時，接近前述第1之長邊，設定實質上與前述第1之長邊平行之配置禁上領域，於前述配置禁止領域之內部或附近，連接前述幹線電源配線與前述外部電源端子，連接前述幹線接地配線與前述外部接地端子，前述配置禁止領域之前述內部中，禁止前述解耦電容之配置。
    [25] 如申請專利範圍第24項之半導體積體電路，其中，在前述長方形之半導體晶片之前述內部，前述配置禁止領域以外之領域則設定成配置許可領域，於前述配置許可領域之內部，配置前述解耦電容，配置於前述配置許可領域之前述內部之前述解耦電容係隔著前述電源間箝位電路，與前述外部電源端子及前述外部接地端子連接。
    [26] 如申請專利範圍第25項之半導體積體電路，其中，前述半導體積體電路係更具備：支線電源配線與支線接地配線；前述支線電源配線與前述支線接地配線係在配置於前述配置許可領域之前述內部之內部電路，供給動作電壓，前述支線電源配線之一端與前述支線接地配線之一端係各別連接於前述幹線電源配線與前述幹線接地配線，另一方面，前述支線電源配線之另一端與前述支線接地配線之另一端係各別非連接於前述幹線電源配線與前述幹線接地配線，於前述支線電源配線之前述另一端與前述支線接地配線之前述另一端間，至少連接前述電源間箝位電路。
    [27] 如申請專利範圍第26項之半導體積體電路，其中，於前述支線電源配線之前述另一端與前述支線接地配線之前述另一端間，與前述電源間箝位電路並列，連接前述解耦電容。
    [28] 如申請專利範圍第21項之半導體積體電路，其中，前述電源間箝位電路係包含直列連接於前述外部電源端子與前述外部接地端子間之具有時間常數形成阻抗與時間常數形成電容之時間常數電路，前述時間常數電路之輸出信號係驅動做為前述電源間箝位電路之前述保護元件之前述MOS電晶體之前述閘極電極。
    [29] 如申請專利範圍第28項之半導體積體電路，其中，前述電源間箝位電路係更包含：在前述時間常數電路之輸出端子與做為前述保護元件之前述MOS電晶體之前述閘極電極，各別連接輸入端子與輸出端子之CMOS反相器。
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